Contexte : Projet 3D IN2P3  Projet “fédératif” dont le but est de: “définir et faire réaliser des structures de test 3D sur des galettes de semi-conducteurs”

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1 Contexte : Projet 3D IN2P3  Projet “fédératif” dont le but est de: “définir et faire réaliser des structures de test 3D sur des galettes de semi-conducteurs”  4 labos intéressés: CPPM, LAL, LPNHE (côté ILC), IPHC  CPPM : Upgrade pixels Atlas pour SLHC  LAL: Idem  IPHC : Capteurs CMOS pour ILC  LPNHE :  200 k€ pour cette année

2 Electronique 3D en résumé  Pour faire de l’électronique 3D il faut savoir faire : 1/ Des connexions « verticales » de pads à pads (comme les bumps) 2/ Des trous métallisés (vias) dans le silicium (+amincissement)  Les détails techniques mis à part il y a 3 grands choix technologiques : 1/ Connexion « back to face » or « face to face » 2/ Connexion chip to wafer ou wafer to wafer 3/ Via first ou via last Wafer sur wafer : -Placement aisé mais -Circuits de taille identique -Rendement = R1* R2 Chip sur wafer : -Rendement bien meilleur mais -Positionnement beaucoup plus long et compliqué Face to face : -Ne nécessite pas de « support intermédiaire Back to face : -Nécessite un support intermédiaire pour le wafer aminci Coté électronique 1 Coté électronique 2 Vias last : Les wafers sont terminés avant la formation des vias Vias first : les vias sont formés soit au tout début, soit après le FEOL Possibilité de mélanger plusieurs technos, réalisable quelque soit le fondeur mais les vias doivent être « loin » des différents métaux préexistants donc prennent de la place Les vias peuvent être très petits mais nécessite une collaboration fondeur- fabricant de vias.

3 Exemple : Techno TEZZARON Face to face Wafer to wafer Vias first Accord avec fondeur : Chartered ( techno 0.13 µm similaire à IBM mais VT différents)

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11 Combien ça coûte ? Si l’on prend une approche « classique » on prend assez vite peur : 2 runs électroniques + 1 assemblage 3D En prototype et en 2 couches on peut ne faire qu’un run électronique (en sacrifiant 1 chip sur 2)

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13 Les propositions de FNAL Fermilab va soumettre un run multi-projet en utilisant Tezzaron 2 couches d’électronique seulement (Chartered 0.13µm) Bonding face to face Taille réticule 32*24 mm 12 wafers 3 D attendus à partir de 25 wafers de départ 12 semaines de délai Coût total = 250 k$ = 160 k€ ( moins cher qu’un run IBM 0.25 µm !!!!) « Vend »des morceaux de réticule de 5* 24 mm  La proposition intéresse tout le monde mais : Transfert technologique à évaluer (de IBM vers Chartered)? Résistance aux radiations ?

14 Que peut-on mettre dans un « bout » de réticule ?  Structures de test  Le LAL est intéressé par développer une cellule pixel de 50*50 µm !!  Transfert du FEI4_prototype (matrice 61x14 pixel - 50*250 µm-, chip 3.2 x 4.2 mm). Etude de plusieurs configs  Intérêt :système de test commun avec ATLAS (Garder le même pin-out) Preamp Amp2 FDAC TDAC Config Logic discri

15 Proposition demande d’argent 100k€ pour Chartered / Tezzaron ( 2 bouts = 60 k€ + 2 wafers entiers ? ) 30 k€ IZM pour bonding 30 k€ sensors 20 k€ matériel de test 20 k€ missions Ou alors faut-il essayer une techno via-last alternative ? Voir pb de temps et de MPW ?

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17 Join research effort..con’t  Another approach with more « commercial » 3D-suppliers (TEZZARON-in collaboration with FNAL) “Magic” prices (less than one IBM 0.25µm run) integrated approach Skip partially evaluation phases ? Technology transfer from IBM 0.13 Radiation hardness to be checked May be not completely suitable for CMOS sensors but could be bump- bonded by after on other sensor (epi) layer  In all cases testability of separate components and complete system is an issue  4 French labs participating at the moment (Marseille, Orsay, Paris, Strasbourg). Collaboration is needed with others labs (expertise)  200 k€ already obtained and sizeable engineering man-power

18 Face to face : -Ne nécessite pas de « support intermédiaire Back to face : -Nécessite un support intermédiaire pour le wafer aminci Coté électronique 1 Coté électronique 2

19 Wafer sur wafer : -Placement aisé mais -Circuits de taille identique -Rendement = R1* R2 Chip sur wafer : -Rendement bien meilleur mais -Positionnement beaucoup plus long et compliqué

20 Vias last : Les wafers sont terminés avant la formation des vias Vias first : les vias sont formés soit au tout début, soit après le FEOL Possibilité de mélanger plusieurs technos, réalisable quelque soit le fondeur mais les vias doivent être « loin » des différents métaux préexistants donc prennent de la place Les vias peuvent être très petits mais nécessite une collaboration fondeur- fabricant de vias.