L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 1 Branville, 23 mai 2006 Transparents préparés par: Jean-Luc Bertrand Dominique Breton Daniel.

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1 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 1 Branville, 23 mai 2006 Transparents préparés par: Jean-Luc Bertrand Dominique Breton Daniel Charlet Ronic Chiche Julien Fleury Gisèle Martin-Chassard Didier Jehanno Vanessa Tocut François Wicek L’ électronique du futur

2 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 2  L’ évolution en micro-électronique  Vers le tout-numérique?  Les FPGAs et les Bus  Perspectives IAO-CAO Introduction

3 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 3 Principales évolutions en micro-électronique Circuits front-end de + en + proches du détecteur Peut intégrer le détecteur Beaucoup de voies et peu de connectique Chips autonomes (sans composant discret autour) Circuit intégrant de + en + le back-end Conversion interne (ADC, TDC) Mémorisation intégrée (SCA, RAM) Slow control intégré (chargement de registres internes) Contraintes : Réduire la dissipation Gérer les couplages analogique/numérique (CEM)

4 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 4 Exemple 1 : MAROC ‘Multi-Anode Readout Chip’ Circuit complet pour la lecture de PM multi-anode à 64 canaux pour la luminométrie d’ATLAS Auto-trigger sur 1/3 p.e. à 10 MHz, Sortie charge convertie sur 12 bits Technologie : AMS SiGe 0.35 µm, puce de 12 mm2, Pd = 350mW Hold signal Photomultiplicer 64 channels Photons Variable Gain Preamp. Variable Slow Shaper 20-100 ns S&H Bipolar Fast Shaper Unipolar Fast Shaper Gain correction 64*6bits 3 discriminator thresholds (3*12 bits) Multiplexed Analog charge output FS_choice LUCID S&H 3 DACs 12 bits 80 MHz encoder 64 Wilkinson 12 bit ADC 64 trigger outputs

5 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 5 Exemple 1 (suite) : MAROC ‘Multi-Anode Readout Chip’ Photomultiplier frontend card (PMF), v2 [Lund]

6 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 6 Ex. 2: ILC, vers un système on chip (SOC) R&D pour la lecture du calorimètre électromagnétique W-Si de CALICE : Précision de mesure : ~10%/√E excellente linéarité (‰) bonne inter-calibration (%) faible crosstalk (‰) Très grande gamme dynamique (15 bits) 0.1 MIP -> 2 500 MIPS Auto-trigger sur le MIP Bas bruit << MIP = 40, 000 e- Auto-zéro sur le chip Herméticité + Faible taux de répétition Fort niveau d’intégration : « SoC » Très basse dissipation moyenne: (<< mW/ch) 100 M canaux ATLAS LAr FEB 128ch 400*500mm 1 W/ch @ 40 MHz ILC_futur : 128 ch, 5*8 mm 100µW/ch @ 1KHz FLC_PHY3 18ch 10*10mm 5mW/ch

7 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 7 Exemple 2 (suite) : ILC,vers un système on chip R&D pour la lecture du calorimètre électromagnétique de CALICE (ILC):  chip au dos du wafer.  lecture des chips en série.  Très faible dissipation (power control) Puce 72 voies 1,7mm w

8 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 8 Exemple 3 : intégration du détecteur (MAPS) © R. Turchetta RAL Techno : 0.5 µm CMOS Noise < 50 electrons Power consumption: <300mW 3.3V Operation Readout control Readout speed: 10 Frames/Second Adjustable Gain Column Amplifiers 10 Bit ADC/Column Alternative analog output Parallel digital output I 2 C control system Rad Tolerant Design, Triple Redundant Logic Application: Star tracker for satellites 525 by 525 array of 25  m pixels RAL Camera-on-a-chip

9 Évolution spectaculaire des ADCs commerciaux (1995- 2005) => ~1 décade en [fréquence x résolution / consommation] en 10ans (voir graphique). Utilisation de l’ADC providentiel AD9042 (40MHz / 12 bits / 600mW / Rad Hard) sur LHC. Plus grande facilité au premier ordre du transport des données en numérique qu’en analogique. Vers une acquisition de la forme du signal et non plus d’une seule valeur. Flexibilité et puissance du traitement (filtrage numérique). Stockage des données numériques aisé à débit raisonnable. Apparition d’ADCs rapides multicanaux à sortie par liens série LVDS. - Encore très peu d’ADCs performants intégrés dans les chips de la communauté : - Design des ADC = habituellement une affaire de spécialistes. - De nombreux designs d’ADC en cours dans les labos = enjeu stratégique. - Alternative peu attractive : utilisation de blocs IP. Évolution des ADCs commerciaux L’âge d’or du G.D.A.S.A.P. : « Go Digital As Soon As Possible ».

10 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 10 Développement d’ ADCs Pipeline ADC © J. Lecoq (LPCC) ADC-SAR (10bits 1MHz 1mW) Ludovic Raux-Sylvie Blin (LAL) ADC Wilkinson @ Julien Fleury 12 bits (LAL) ADC flash – 10 bits 100 MHz Vanessa Tocut (LAL) Blocs financés par l’IN2P3 : « club 0.35 » Plusieurs développements spécifiques :

11 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 11 Fréquence d’échantillonnage : 2GS/s Bande passante : 3GHz Résolution : 10 bits ENOB : 7,8 bits à 1GHz Mais … Impédance d’entrée : 50 ohms par polarité SNR : 52dB soit 8,5 bits. Puissance dissipée : 6,5W Prix : 600$ Près de 120 signaux d’entrées/sorties 5 alimentations différentes Au minimum 122 capas de découplage Sortie data : 40 paires différentielles à 500Mbits/s ou 20 paires à 1Gbit/s. Boîtier : cavity-down EBGA 317 pins ! Dissipateur de chaleur indispensable. Exemple de l’ADC le plus performant à ce jour, le AT84AS004 d’Atmel.

12 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 12 Attention donc : le GDASAP ne doit pas devenir une religion ! Vitesse Dynamique Nombreux canaux Flux numérique énorme ADC 2Gs/s 12 bits 24 Gbit/s (3 Go/s) 1 Gbit/s sur ligne différentielle 160 Go SélectionMultiplexage Numérisation 10 MHz série 1W Lecture Circuit MATACQ Le point peut-être le plus difficile : la bande passante du signal en entrée Alternative : séparer les variables des flux d’entrée et de sortie => Mémoires analogiques. Circuit Labrador pour ANITA Mémorisation 2Gs/s 13 bits 6 KHz // 1W 9,5 bits 3Gs/s

13 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 13 Les Circuits logiques programmables (FPGA) Les FPGA sont devenus l’élément de base de tout développement numérique. On peut quasiment tout intégrer à l’intérieur :  Circuits logiques basés sur tout type de description (shémas, Verilog, VHDL, SystemC, … )  DSP, processeurs (PowerPC), micro_contrôleurs,…  RAM et FIFO à plusieurs ports  Blocs d’interface rapides, y compris sérialiseurs et désérialiseurs haut débit  Blocs IP (Ethernet, USB, PCI, PCI Express, … )  Ils remplacent presque partout la partie intelligente des circuits logiques.  Ils ont repoussé l’utilisation des ASICs numériques à des cas très spécifiques ou à des applications très grand volume.  Ils existent même dans des versions résistants aux radiations (qq 10 KRads: antifuse ou Flash EPROM).  Ne restent sur les cartes quasiment plus que les circuits d’interface, les circuits spécifiques et ceux contenant de l’analogique.  Ils permettent de séparer la CAO de la carte de leur propre design.  Mais …  Les différents niveaux d’alimentation deviennent un casse-tête pour interfacer les différents circuits sur une carte.  Certains FPGA ne sont disponibles que dans des boitiers BGA très difficiles à implémenter et à router.  Les coûts restent assez élevés, et croissent très vite avec la taille et la complexité du circuit.  Le design d’un FPGA complexe devient un travail de spécialiste, et peut parfois occuper plusieurs personnes sur de longues durées.

14 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 14 Exemple: Altera Stratix® II Disponibles uniquement en boitiers BGA 780, 1152 and 1508 pins !

15 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 15 Inside box Outside box Chip to chipBoard to boardSystem to system Proprietary local bus SDRam-PC 100 (763MB/s) SDRam-PC 133 (1017MB/s) VME 40MB/s (36MB/s) VME64X 160MB/s PCI 33MHz 133MB/s (90MB/s) PCI X_64 66MHz (533MB/s) PCI 64b 66MHz (533MB/s) AGP 66MHz (266MB/s) Fiber channel (133MB/s) SCSI 2 (40MB/s) Ethernet 10Base T (10Mb/s) Ethernet 100BaseTX (100Mb/s) USB 1 (1.5Mb/s 12Mb/s) USB V2.0 (12 et 480Mb/s) 1394 (100Mb/s 400Mb/s) Lowest latency Highest complexity Highest latency Bus traditionnels

16 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 16 Inside box Outside box Chip to chipBoard to boardSystem to system Fiber channel 4 (4GB/s) SCSI 3 (640MB/s) Ethernet 1000BaseTX (1000Mb/s) eSATA (1.5Gb/s 3Gb/s) 1394 B (400Mb/s 3.2Gb/s) Lowest latency Highest complexity Highest latency PCI Express (2Gb/s) x n 1 ≤ n ≤ 32 (64Gb/s) HyperTransport 800MHz (3.2Gb/s) HyperTrans 2.8GHz (44.8Gb/s) Serial RapidIO 2.5Gb/s  10Gb/s Parallell RapidIO 2GB/s  8GB/s InfiniBand 10Gb/s DDR SDRAM PC2100 (2GB/S) Ram Bus 1 PC800 (1.5GB/s) Ram Bus 4 PC800 (6GB/s) PCI X_533 133MHz (4.2GB/s) SATA (1.5Gb/s) SATA 2 (3Gb/s) Les Bus nouvelle génération (~point à point)

17 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 17 Prospectives IAO-CAO électronique (1) Vers une technicité / une complexité croissantes CAO des circuits imprimés Pistes & isolements réduits (vers 50 µm), densité croissante des connexions - vers BGA 1000 broches – vingtaine de couches: gestion des trous enterrés …etc -> pilotage « par jeux de contraintes »… L’information sera entrée par le concepteur: Gestion des contraintes des détecteurs Pour électronique très rapide : optimisation des topologies de routage par « analyse d’intégrité » (SpectraQuest) : Rôle de l’ingénieur -> un recouvrement croissant entre IAO et CAO IAO des Systèmes numériques Des « systèmes » -> une méthodologie de conception à plus haut niveau, au dessus de Verilog et VHDL … Architectures, co-développement matériel-logiciel

18 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 18 Prospectives IAO-CAO électronique (2) Systèmes : cycle développement / simulation / synthèse Modélisation, nouveaux langages, nouveaux outils « SystemeC », « SystemeVerilog » (conversion en Verilog synthétisable), PSL (assertions), … ou « Verilog 2005 ? » Outils graphiques de saisie évoluée.. Synthèse : (millions de portes), une « synthèse physique » (critical paths) ~ outils ASIC Circuits intégrés La complexité croît surtout pour les circuits numériques purs (« pentiums », imagerie/détecteurs de pixels : usines à gaz !) Bien en deçà du 0.35µm, le « DSM » (Deep sub- micronique) Du full-custom vers le « mixte », méthodologie/outils du mixte Outils et environnement dits « AMS » (modélisation et simulation mixtes) Routage automatique … Vérificateurs (ERC, DRC..) hiérarchisés et plus précis …etc

19 L'électronique du Futur - F. Wicek - Branville, 23 mai 2006 19 Conclusions Numérique et Analogique sont de plus en plus inter-dépendants: Cicuits mixtes Problèmes de propagation dans les circuits & cartes numériques rapides. La part des tests est croissante: c’est actuellement le goulet d’étranglement. Une part de l’évolution est liée à la technologie Une autre part est liée à la demande de la physique: tri et numérisation dans le front-end, multiplexage. L’exposé montre que notre métier est contraint par une évolution perpétuelle des technos et des outils: ce n’est pas toujours facile de suivre est d’être à la pointe!