Résultats de test des circuits en technologie 3D pour l’Upgrade de ATLAS M. Barbero b, B. Chantepie a, P. Breugnon a, J.C. Clémens a, R. Fei a, D. Fougeron.

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1 Résultats de test des circuits en technologie 3D pour l’Upgrade de ATLAS M. Barbero b, B. Chantepie a, P. Breugnon a, J.C. Clémens a, R. Fei a, D. Fougeron a, M. Garcia-Sciveres c, S. Godiot a, T. Hemperek b, M. Karagounis b,H. Krueger b, A. Mekkaoui c, P. Pangaud a, A. Rozanov a, N. Wermes b a Centre de Physique des Particules de Marseille, France b University of Bonn, Germany c Lawrence Berkeley National Laboratory, California, USA Journées VLSI / PCB / FPGA / Outils Du mardi 22 au jeudi 24 juin 2010 au LAL Orsay

2 ATLAS upgrade - Détecteur à Pixels pour LHC/SLHC 23/06/2010 Orsay FranceCPPM R.FEI2  Détecteur à Pixels Hybrides de ATLAS/LHC Comme une grande caméra avec une surface de 1,7 m2 et 80 millions de pixels et une prise de vue toute les 25ns  Détecteur à Pixels Hybrides de ATLAS/SLHC Plus de luminosité, plus de pixels et plus de particules ionisantes … !!!  LHC : Luminosité de 10 34 cm -2.s -1  S  SLHC 10 fois plus !!!

3 L’Intérêt de circuits 3D pour l’Upgrade de ATLAS 23/06/2010 Orsay FranceCPPM R.FEI3 50 μm FE-I3, 250 nm 400 μm 250 μm FE-I4, 130 nm 125 μm 50 μm FE-TC4, 130 nm Technology shrinkingVertical stacking 3D pixel road map (A.Rozanov, ATLAS-France Paris, June 22, 2009) : L’avantage du 3D: La taille du Pixel est réduit => La résolution augment Partie numérique et analogique peuvent être séparées

4 ATLAS upgrade - Détecteur à Pixels pour LHC/SLHC 23/06/2010 Orsay FranceCPPM R.FEI4 4 bits 5 bits Contraints Bruit <100 e - Seuil autour de 1000 e - Dispersion de seuil < 200 e - Schéma de la partie analogique du Pixel :

5 But et Avancement du projet 3D 23/06/2010 Orsay FranceCPPM R.FEI5  Objectifs :  Basé sur circuit FEI4, mais avec le concept d’un pixel 3D avec ses fonctionnalités séparées en deux parties: couche analogique et couche numérique.  La technologie proposée est :  CHARTERED 130nm  TEZZARON 3D  Avancement du projet 3D: 1) FEC4_P1 : Premier proto-chip 2D en techno CHRT130nm. 2) FETC4_AE_DS(DC) : Premiers circuits 3D. 3) FEC4_P2 : proto-chip 2D, optimisation du P1. 4) FEC4_P3 : proto-chip 2D, préparation du prochain circuit 3D. 5) FETC4_A : Prochain circuit 3D, un très grand chip.

6 FEC4-P1: Design - Avancement du projet 3D (1.1) 23/06/2010 Orsay FranceCPPM R.FEI6 FEI4-P1 : IBM 130nm, 8 métaux FEC4_P1 : 2D CHARTERED 130nm, 8 métaux:  Matrice de 14x61 pixels "analogiques"  Taille du Pixel : 50x166µm  Structure du Pixel: identique à FEI4-P1  Objectifs : Evaluation et test de la technologie CHARTERED (fonctionnalités, performances, radiation…) FEI4-P1 Soumission : Mars 2008 Test : Eté 2008 FEC4-P1 Soumission : Février 2009 Test et Irradiation : Avril 2009

7 FEC4-P1: Test Bench - Avancement du projet 3D (1.2)  Test Analogique 23/06/2010 Orsay FranceCPPM R.FEI7  Test Numérique (SEU) Configuration du Chip Envoyer des pulse d’entrée SCAN du seuil des Pixels Générer une série de données Envoyer les données dans le chipCharger les données dans les latchs Arrivée du faisceau Relire les latchsTrouver les erreurs. Attendre la fin du faisceau

8 FEC4-P1: Résultat de test avant irradiation - Avancement du projet 3D (1.3) 23/06/2010 Orsay FranceCPPM R.FEI8  Performances identiques à FEI4-P1 :  Le seuil minimum est de environ 1100 e- rms  La dispersion du seuil est de environ 200 e- rms  Le bruit est inferieur à 80 e- rms Niveau du bruit Nombre des pixels Colonne Ligne Niveau du bruit

9 FEC4-P1: Résultat de test après irradiation - Avancement du projet 3D (1.4) 23/06/2010 Orsay FranceCPPM R.FEI9  Irradiation au CERN/PS/IRRAD1 (24 GeV protons ), jusqu'à 400 MRad  Certains problèmes apparaissent après 160 Mrad  Quelques Mémoires Latches restent collées à "1"  Le problème semblent être reproduit en simulation "corners"  Difficile de travailler avec le circuit irradié  Même avec une augmentation du bruit, la partie Analogique marche encore bien: Bruit est d'environ 250 e- rms

10 FEC4-P2: Design et Résultat de test irradiation - Avancement du projet 3D (2) 23/06/2010 Orsay FranceCPPM R.FEI10  Dans cette version, deux nouveaux types de latches  Des structures de test : Enclosed Layout Transistor (ELT).  Le chip est sous irradiation au CERN/PS/IRRAD1  En ce moment, le chip a reçu plus de 300MRad, il n'a pas encore de Mémoires Latchs collées à ‘1’.  Après irradiation, nous allons tester les performances électriques des transistors ELT

11 FETC4-AE: Design - Avancement du projet 3D (3.1) 23/06/2010 Orsay FranceCPPM R.FEI11  Basé sur FEC4-P1 + 3D connections 2 voies possibles pour la sortie du discriminateur: Avec une simple read-out existant dans le pixel Avec le 2ieme Tier (via le Bond Interface) Le Signal d’ entrée vient du détecteur à travers le Super-Contact Additional switch for read-out Bonding pad de l'autre coté

12 FETC4-AE-DS: Design - Avancement du projet 3D (3.2) 23/06/2010 Orsay FranceCPPM R.FEI12 Les couches numérique et analogique sont face à face. FE-TC4-DS : dédié aux études de couplages parasites entre les 2 couches. 3 fonctions : Lire la sortie du discriminateur Générer du bruit (commutations numériques) en face de 11 zones spécifiques du pixel analogique (préamplificateur, feed- back, amplifier2, DAC...) Tester les différentes configurations de blindage.. Analogue pixel layout : 11 specific areas ANALOGUE DIGITAL

13 FETC4-AE-DC: Design - Avancement du projet 3D (3.3) 23/06/2010 Orsay FranceCPPM R.FEI13  Partie Numérique semblable au projet FEI4  Gère une région de 4 pixels :  61 pixels/ colonne => implique 31 régions de ‘4-pixel’, plus 2 "faux" pixels par double- colonne.  Mais par souci de simplicité, la logique de contrôle des double- colonnes est externe:  Certains signaux sont fournis de l'extérieur

14 FETC4-AE-DS(DC): Design - Avancement du projet 3D (3.4) 23/06/2010 Orsay FranceCPPM R.FEI14 La phase de Bump-Bonding sera faite chez IZM (Berlin) comme tous les modules ATLAS En raison de contraintes géométriques, le détecteur en Si est réduit :  détecteur : 7 colonnes de 48 pixels  Matrice du Tier 1 et Tier 2 : 14 colonnes de 61 pixels Sensor layout : Anna Macchiolo, Max-Planck-Institut für Physik, Munich

15 FETC4-AE-DS(DC): Préparation du test - Avancement du projet 3D (3.5) 23/06/2010 Orsay FranceCPPM R.FEI15  Setup du LBNL  Boite NI  Facile a installer pour Test-Analog  Moins rapide, I/O limitées.  Setup de l'université de Bonn  FPGA Xilinx  Plus rapide et plus puissant.  Plus modulable.  FEI3 – FEI4 – FETC4

16 FETC4: TR, MCN, TSV_BI - Avancement du projet 3D (4) 23/06/2010 Orsay FranceCPPM R.FEI16  TSV_BI: Test sous pointes  Test des Transistors et autres composants FETC4-AE SEU-3D TSV Daisy Chain + BI TSV vs Transistors + capacitors TSV vs Transistors + capacitors Mechanical stress DFF + Tr + Cap Mechanical stress DFF + Tr + Cap

17 FETC4_A: Préparation du Design - Avancement du projet 3D (5) 23/06/2010 Orsay FranceCPPM R.FEI17  FETC4_A, Run 3D Tezzaron-Chartered technologie :  Très grande matrice: 336 x 160 pixels La taille du chip est de 18.8 x 20.1 mm.  Petite taille du Pixel: 125µm x 50µm  Bump pads compatible avec le pas de 250 µm (projet FEI4_A) Même détecteur  Chip FETC4 réutilise les blocks du FEI4, afin de garder la compatibilité avec le FEI4 pour détecteur, bump-bonding, intégration des modules, outils de test, mécanique…. 3D IC Consortium

18 Conclusions et planning 23/06/2010 Orsay FranceCPPM R.FEI18  Avantages de la technologie 3D pour les détecteurs à pixels:  Réduction de la taille des Pixels  Mélange des technologies (dans le futur)  Plus de fonctionnalités ( "more moore's law")  Depuis 2 ans  Un prototype en technologie Tezzaron-Chartered 3D a été réalisé pour évaluation et futur candidat de l'upgrade de ATLAS.  Des proto-chips 2D, seulement en technologie Chartered, ont été conçus et testés pour faciliter l'avancement du projet 3D.  Future :  Building blocks en 2D Chartered cet été (e.g. FEND, CREF, CLKGEN, new LVDS…) seront placés dans le circuit FEC4-P3.  FEC4-P2 est sous irradiation au CERN/PS. Tests avancés après irradiation.  Des tests seront effectués sur FETC4_AEDS(DC) d'ici la rentrée  Commencer à travailler à la conception du circuit FETC4_A en rassemblant les blocs valides