Réunion de suivi du 8 décembre 2011  Dernières nouvelles  Mini-tiroirs  Electronique front-end  Dernières nouvelles  Mini-tiroirs  Electronique front-end.

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1 Réunion de suivi du 8 décembre 2011  Dernières nouvelles  Mini-tiroirs  Electronique front-end  Dernières nouvelles  Mini-tiroirs  Electronique front-end François Vazeille

2 Dernières nouvelles  Conseil scientifique du LPC de janvier 2012 Modifications/programme initial voulues par Alain Falvard: - Alternance les 19 et 20 janvier des exposés ″Upgrade LHC″ et ″astroparticules″. - Premier exposé ″upgrade ATLAS″ le 19 janvier à 14 h (45 minutes)  Le point sur l’expérience (environ 15 minutes): Dominique Pallin.  Activités d’upgrade (environ 30 minutes): François Vazeille.  CSP ″R&D en cours et Démonstrateur″ Mercredi 11 janvier à 9h.  Réunion ″steering group Upgrade Tilecal″ et autres personnes impliquées  Réunion ″steering group Upgrade Tilecal″ et autres personnes impliquées Doodle en cours entre le 14 et le 22 décembre 2011.

3  Quelques précisions sur le texte de la LoI Phase I - Il est peu question du Tilecal (grands scintillateurs et Triggers seulement). - Le LPC n’est pas directement concerné  Nouvelle électronique dans la Phase II … sauf si des besoins apparaissent en raison de: - Un nouveau glissement du planning du LHC  obsolescence électronique actuelle. - Pannes fatales de l’électronique actuelle dues à son vieillissement. - Besoins impérieux de la physique.

4 Mini-tiroirs  Première activité proposée Préparation du banc test de manutention: Adaptation du Finger de la maquette sur le banc test des tiroirs  dessins, matière, usinage … … en attendant d’aborder la suite (liens mécaniques et services).

5 Electronique front-end  Contact envisageable avec un groupe US Argon liq travaillant sur un ADC 12 bits IBM 130 nm  Contact envisageable avec un groupe US Argon liq travaillant sur un ADC 12 bits IBM 130 nm  Référence LoI Phase I (Nevis). + groupe de Grenoble ?  Début de réflexion sur le schéma global de la chaîne de lecture  Début de réflexion sur le schéma global de la chaîne de lecture  Etudes parallèles de Roméo Bonnefoy et François Vazeille, puis comparaison des idées: non terminées  dessin avant les vacances de Noel.

6 Pulse Intégrateur CIS Logique C/R Intégr. DAC + Comp. Régula- teurs ? Logique Comp. ASIC ″3en1″″MB2″″DB″ ″Adder″ En bleu et rouge, ce qui nous revient … ″sROD″

7  Commentaires issus de la réunion précédente □ Nos signaux analogiques ne seront pas compatibles avec les Adders actuels. □ L’information ″intégrateur″ soulève des questions: offset ou pas, caractéristiques des signaux d’entrée, etc. □ Les Daugther boards seront difficilement compatibles avec les 3 solutions concurrentes.  Faire part de ces points à la collaboration. □ La simulation de l’alternative digitale de l’intégrateur commencera en janvier. □ Attente d’autres simulations, en particulier pour définir le peaking time (DP).