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ELE6306 : Test de systèmes électroniques Génération de vecteurs pour tester les fautes de délai Simon Provost, Jean-François Thibeault Professeur : A.

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1 ELE6306 : Test de systèmes électroniques Génération de vecteurs pour tester les fautes de délai Simon Provost, Jean-François Thibeault Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

2 Projet, ELE avril 14École Polytechnique de Montréal 1 Plan +Problématique +Modélisation des fautes de délai +Qualification des tests +Méthodes de génération Génération avec énumération des chemins NEST BIST

3 Projet, ELE avril 14École Polytechnique de Montréal 2 Problématique +Délais sont inhérents aux circuits électroniques +Les délais varient dun circuit à lautre Nouveaux délais engendrés par le procédé de fabrication +Description dune faute de délai +Temps dapplication du test +Génération de vecteurs de test difficile Transitions observables? Problème NP-Complet

4 Projet, ELE avril 14École Polytechnique de Montréal 3 Modélisation des fautes de délai +Modèle de délai sur les portes Transition dune porte hors du maximum permis Modèle simple Même algorithme que les fautes de collage +Modèle de délai sur les chemins Transition propagée sur un chemin Plus précis Nombre de chemin croît exponentiellement avec le nombre de nœud.

5 Projet, ELE avril 14École Polytechnique de Montréal 4 Vecteurs de test +Doivent pouvoir créer une transition observable +Besoin de deux vecteurs de test Sensibilisation du chemin Propagation de la transition +Vecteur dinitialisation inséré au temps t 0 +Vecteur de propagation inséré au temps t 1 +Sortie lue au temps t 2 t 2 = t 1 + t c où t c est la période de lhorloge du système à tester

6 Projet, ELE avril 14École Polytechnique de Montréal 5 Vecteurs de test (suite)

7 Projet, ELE avril 14École Polytechnique de Montréal 6 Robustesse du test +Un test est considéré comme robuste si la transition induite par les deux vecteurs de test détectent la faute peu importe les délais dans le reste du circuit +Un test est considéré comme robuste si toutes les transitions à chaque noeud du chemin testé doivent attendre que la transition précédente ait lieu avant dêtre complété

8 Projet, ELE avril 14École Polytechnique de Montréal 7 Robustesse du test (exemple) Test robusteTest non robuste

9 Projet, ELE avril 14École Polytechnique de Montréal 8 Variables utilisées Tableau des variables Couverture des variables

10 Projet, ELE avril 14École Polytechnique de Montréal 9 Sensibilisation du chemin +Assignation des entrées pour la création dun test robuste +Les entrées qui ne sont pas sur le chemin à tester, ne doivent pas influencer le test ( off-path ) +Voici des valeurs possibles pour ces entrées:

11 Projet, ELE avril 14École Polytechnique de Montréal 10 Méthodes de génération énumérative +Plusieurs méthodes nécessitent de connaître les chemins à tester +Les chemins choisis sont ceux dont le délai prévu est supérieur à un temps prédéterminé Typiquement le délai limite est en pourcentage de la période dhorloge +Le nombre de chemins ainsi sélectionné peut être grand dans un circuit optimisé en vitesse

12 Projet, ELE avril 14École Polytechnique de Montréal 11 Méthodes de génération (1) +Choisir un chemin à tester +Établir les valeurs du off-path +Modéliser les contraintes aux temps t 0 et t 1 à laide dune porte « et » +Réduit le problème à un problème de satisfaisabilité +Le respect des contraintes imposés par la porte « et » ne garanti pas un test robuste

13 Projet, ELE avril 14École Polytechnique de Montréal 12 Méthodes de génération (2) +Établir les valeurs du off-path permettant le test robuste +Propager les valeurs jusquà lentrée en utilisant un algorithme inspiré de PODEM +Propager les signaux dans lordre suivant : 1 er : Tous les signaux S0 & S1 et ensuite les signaux U0 & U1 2 e : Les signaux ayant la contrôlabilité la plus élevée +Produit un test robuste

14 Projet, ELE avril 14École Polytechnique de Montréal 13 NEST : Un méthode de génération non-énumérative +Possède lavantage de ne pas avoir à énumérer les chemins du circuit +Algorithme en fonction des nœuds, donc complexité réduite +Cherche les transitions qui testent le plus grand nombre de chemins possibles +Produit un ensemble de vecteurs de test plus petits

15 Projet, ELE avril 14École Polytechnique de Montréal 14 NEST : Un méthode de génération non-énumérative +Présentation de la méthode On calcul le nombre de chemins différents entre chaque nœuds du circuit Pour tenir compte des portes qui inversent, on ajoute une parité sur le nombre dinversion

16 Projet, ELE avril 14École Polytechnique de Montréal 15 NEST : Un méthode de génération non-énumérative Ensuite, on assigne les transitions sur les chemins à tester et les valeurs sur les off-path Nous obtenons ainsi un vecteur permettant de tester plusieurs chemins Lorsquun vecteur est trouvé, on reprend la procédure mais en ignorant les nœuds se trouvant sur des chemins déjà couverts

17 Projet, ELE avril 14École Polytechnique de Montréal 16 Test orienté BIST +Test basé sur une architecture BIST +Probabilité de détecter une faute de transition à laide dun ensemble de paires de vecteurs: P(f t ) = |S(f t )|/(2 m x 2 m ) où f t : ensemble des fautes S(f t ) : ens. des vecteurs qui détectent la faute m : nombre dentrées du circuit sous test +Si P(f t ) est petit, la faute est dite « résistante aux vecteurs aléatoires » +Pour détecter ces fautes, il faudrait utiliser des vecteurs générés

18 Projet, ELE avril 14École Polytechnique de Montréal 17 Test orienté BIST (suite) +Mélange de vecteurs pseudo aléatoires et de vecteurs générés +Permet datteindre un haut taux de couverture rapidement

19 Projet, ELE avril 14École Polytechnique de Montréal 18 Conclusion +Les fautes de délai seront toujours plus problématiques avec loptimisation des circuits en vitesse et avec laccroissement de leur taille. +La génération des vecteurs et le choix des chemins à tester sont et seront toujours les plus gros problèmes associés à la détection des fautes de délai

20 Projet, ELE avril 14École Polytechnique de Montréal 19 Questions

21 Projet, ELE avril 14École Polytechnique de Montréal 20 Références et Auteurs +G.L. Smith, Model for delay faults based upon path in Proc. Int. Test Conf., Nov 1985, pp C. J. Lin, S.M. Reddy, On delay fault testing in logic circuits, IEEE Trans. Computer-Aided Design, pp , Sept S. Patil, S. M. Reddy, A test generation system for path delay faults, IEEE 1989, pp I. Pomeranz, S.M. Reddy, NEST: A nonenumerative test generation method for path delay faults in combinational circuits, IEEE Trans. Computer-Aided Design, IEEE 1995, pp T. Asakawa, K. Iwasaki, S. Kajihara, BIST-Oriented test pattern generator for detection of transition faults, Systems and Computers in Japan, Vol. 34, No. 3, 2003, pp J-F. Thibeault (B.Ing 2002 Polytechnique de Montréal) Étudiant au M.Sc.A en Génie Informatique au laboratoire CIRCUS du GRM sous la supervision de Prof. Guy Bois. S. Provost (DEC 1998 CEGEP de Ahuntsic) (oui oui, jai juste un DEC…) Étudiant au B.Ing-M.Sc.A intégré en Génie Informatique au laboratoire CIRCUS du GRM sous la supervision de Prof. Guy Bois.


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