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Circuits multi-horloges: métastabilité et synchronisation Gérard Berry Collège de France Chaire Algorithmes, machines et langages

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Présentation au sujet: "Circuits multi-horloges: métastabilité et synchronisation Gérard Berry Collège de France Chaire Algorithmes, machines et langages"— Transcription de la présentation:

1 Circuits multi-horloges: métastabilité et synchronisation Gérard Berry Collège de France Chaire Algorithmes, machines et langages Cours 4, 5 mars 2014

2 05/03/ G. Berry, Collège de France Les systèmes embarqués du XXI e siècle Bien plus complexes, distribués, déterministes – plusieurs fonction sur chaque SoC ou ECU, plusieurs horloges – coordination des sous-systèmes – réseaux embarqués : NoC, PAN, LAN, Time-Triggered, etc. Mélange de styles – contrôle continu + automates, systèmes distribué, moins déterministes – GALS, temps continu + discret en simulation, etc. Interfaces asynchrones et lorchestration de services best effort depuis le Web asynchrone

3 05/03/ G. Berry, Collège de France Les circuits du XXI e siècle Nécessité de niveaux de simulation multiples Construire le logiciel avant le chip simulation TLM IPs multiples, horloges multiples, réseaux (NoCs) protocoles de communication et gestion dénergie complexes DAC ADC GP U MEM CTLR CPU CORE ITC MMU TIMER UART CPU CORE ITC MMU TIMER UART Capteur SPI I2C LIN CAN USB Ethernet WIFI PRCMU PWM DOCSIS Compo DISPLAY Audio H.265 CORECORE ITCITC MMUMMU TIMERTIMER UARTUART CORECORE ITCITC MMUMMU TIMERTIMER UARTUART

4 Quels sont les caractéristiques des temps propres des acteurs? indéterminés, imprécis, précis, continus, discrets, localement réguliers, localement variables, etc. Quels rapports entre les temps des acteurs? asynchrones, synchrones, vibratoires, etc. Comment traiter des données de temporalités différentes? Quels sont les principaux styles architecturaux? synchrone réparti, GALS, synchronisation molle, simulations discrètes, continues, mixtes continues / discrètes, etc. 05/03/ G. Berry, Collège de France Quelques grandes questions

5 5 mars : circuits multi-horloges GALS, métastabilité 5 mars : temps réel réparti faiblement synchronisé 5 mars : A. Benveniste (INRIA) 12 mars : synchronisation dhorloges en distribué 5 mars : : synchronisation sur puce à échelle arbitraire 5 mars : : F. Anceau (CNAM / UPMC) 19 mars : coopération de modèles de temps 5 mars : : modélisation et simulation de systèmes 5 mars : : physiques 5 mars : : K-J. Å ström (Lunds Univ, Sweden) 05/03/ G. Berry, Collège de France Cours et séminaires 2014

6 05/03/ G. Berry, Collège de France Cours et séminaires mars : circuits cycliques et logiques constructive 5 mars : modélisations hybrides continues / discrètes 5 mars : M. Pouzet (ENS Paris) 2 avril : Jouer avec le temps 5 mars : : systèmes parallèles temps-réel 5 mars : : A. Cohen (INRIA) et M. Duranton (CEA) 9 avril : Cerveau, cognition et temps 9 avril : V. van Vassenhove (Neurospin) 9 avril : compléments et réponse aux questions 9 avril :

7 05/03/20147G. Berry, Collège de France Que vous soyez physiquement présents ou internautes, envoyez toutes vos questions à Et inscrivez vous sur la liste de diffusion, en page daccueil du cours

8 Composants (IPs) variés, venant de vendeurs variés, et ayants des fréquences propres différentes – CPUs, DSPs, GPUs, MPEG, USB, WiFi, radio, contrôle de RAMs, DMAs, gestion dénergie, etc. 05/03/ G. Berry, Collège de France Pourquoi plusieurs horloges ? Introduction dhorloges arrêtables et réglables en fréquence pour économiser lénergie – baisser la fréquence permet de baisser le voltage – et lénergie dissipée dépend du carré du voltage Difficulté de distribuer précisément des horloges sur une grande surface – Mais voir le séminaire de François Anceau après ce cours!

9 05/03/20149 G. Berry, Collège de France Distribution dhorloges du Pentium 4

10 05/03/ G. Berry, Collège de France Horloges multiples du Pentium 4 TM

11 05/03/ G. Berry, Collège de France Horloges réalignées sur lItanium TM

12 05/03/ G. Berry, Collège de France Horloges multiples Même fréquence synchrones même phase mésochrones : décalage de phase constant plésiochrones : décalage de phase variable Fréquences différentes harmoniques rapports rationnels asynchrones rapports inconnus / variables

13 05/03/ G. Berry, Collège de France Horloges asynchrones métastabilité zone h1 zone h2

14 05/03/ G. Berry, Collège de France Références métastabilité / synchroniseurs RG-IEEE : Metastability and Synchronizers: A Tutorial RG-IEEE : Ran Ginosar, IEEE Design & Test, Sept/Oct RG-14 : Fourteen Ways to Fool your Synchronizer RG-14 : Ran Ginosar, Proc. ASYNC conf., 2003 Histoire : My Work on All Things Metastable (Me and My Glitch) Histoire : T. J. Chaney, RG-SC : Ginosar-Synchronization-Color.pdf RG-14 : Ran Ginosar, communication personnelle DK : Synchronization and Arbitration in Digital Systems RG-14 : D. J. Kinniment, Wiley, 2007.

15 05/03/ G. Berry, Collège de France Synchroniseur mésochrone source RG-IEEE

16 05/03/ G. Berry, Collège de France Synchroniseur mésochrone Attention, avec 2 registres seulement, risque de métastabilité au début ou à la fin ! prendre la plus vieille valeur disponible

17 05/03/ G. Berry, Collège de France Flip-Flop (registres) et Latch, vision théorique source : RG-SC FF 2 latchs opposés (Master / Slave) transparentopaque

18 05/03/ G. Berry, Collège de France Réalisation dun latch transparent Q D Q clk h b clk 1, D 1 h 0, b 1 Q 1 Q 0 clk 1, D 0 h 1, b 0 Q 1 Q 0 clk 0 h 1, b 1 Q Q, Q Q source : DK

19 05/03/ G. Berry, Collège de France Contraintes électriques dun latch clk D Q T D ssetuphhold délai long sortie 1, 0 ou glitch métastabilité w ω

20 05/03/ G. Berry, Collège de France Bons et mauvais comportements du latch source : RG-SC

21 05/03/ G. Berry, Collège de France Longs délais et métastabilité source : RG-SC

22 05/03/ G. Berry, Collège de France Fréquence derreurs déchantillonnage F R 1 / T fréquence réceptrice F E fréquence du changement de lentrée w s h largeur de la bande interdite Err fréquence derreur potentielle Err F E w T F E F R w Exemple réaliste: F R 1GHz F E 100 MHz w 20 ps T 50 Err Err Oups, 2 millions de fois par seconde !

23 05/03/ G. Berry, Collège de France Métastabilité : Chaney et Molnar, My Work on All Things Metastable OR: (Me and My Glitch) March 2012 Thomas J. Chaney

24 05/03/ G. Berry, Collège de France Modèle analogique dun latch métastable C : capacité R : résistance -A : amplificateur négatif source : RG-IEEE V A 0, V B 1 V A 1, V B 0 stable V A V B 0,5 métastable bruit thermique

25 05/03/ Entrée en métastabilité dun latch pas 100 ps pas 1 ps pas 0,1 fs G. Berry, Collège de France source : RG-SC

26 05/03/ G. Berry, Collège de France Effet du voltage de départ V0 source : RG-SC

27 05/03/ G. Berry, Collège de France Sortie de métastabilité source : RG-SC

28 05/03/ G. Berry, Collège de France La loi exponentielle source : RG-IEEE explosion exponentielle du voltage, passage au seuil des transistors

29 05/03/ G. Berry, Collège de France Temps de résolution et MTBF Probabilité de rester métastable après un temps t : e t / où dépend du montage, 1 FO4 (not à 4 sorties) S : durée de stabilisation visée S : valable pour toute suite de latchs ! MTBF F E F R w S TS 2T

30 05/03/ G. Berry, Collège de France MTBF de résolution du registre NFréq. GHzMTBF (s)MTBF intuitif 166,251, rien du tout ! 323,12 2, pas grand chose ! 482,08152pas terrible ! 641, ,3 jours, mieux , ans 1280,78 2, , ans !!! Temps de résolution S 1 cycle d 10ps : temps dune porte élémentaire (FO4) N #d par T : nb de portes (FO4) sur un chemin critique MTBF N 2 /4 d e N/2

31 05/03/ G. Berry, Collège de France Le synchroniseur 2-FF de base Si on sy prend bien, la métastabilité et le long délai séchangent contre le non-déterminisme S 2T jamais métastable, jamais lent mais souvent non-déterministe ! S T rarement métastable mais souvent lent et souvent non-déterministe

32 05/03/ G. Berry, Collège de France Désastre garanti Chaque synchroniseur peut être non-déterministe indépendamment des autres ! source RG-14

33 05/03/ G. Berry, Collège de France Protocole de synchronisation Source RG-IEEE

34 05/03/ G. Berry, Collège de France Synchroniseur 4 phases source RG-14 clk

35 05/03/201435G. Berry, Collège de France

36 05/03/201436G. Berry, Collège de France Simulation Esterel v7 multi-horloges visualisation Esterel Studio

37 05/03/ G. Berry, Collège de France Mauvais design Mauvaise valeur échantillonnée par FF2 si FF1 se stabilise trop lentement ! FF1 FF2 source RG-14

38 Mauvaise valeur échantillonnée par FF si R1 se stabilise trop lentement ! 05/03/ G. Berry, Collège de France Mauvaise optimisation FF gagner un registre et un cycle source RG-14

39 05/03/ G. Berry, Collège de France Presque bon mais pas portable ! d8 CPU MHzModem 55 MHz Supprimer lacknowledge A est dangereux, car il dit aussi si les données utilisées ont été lues Passage du CPU à 200 MHz incorrect ! source RG-14

40 05/03/ G. Berry, Collège de France Reset et Clear doivent être synchronisés Évitent la métastabilité si RESET trop près de CLOCK source : RG14

41 05/03/ G. Berry, Collège de France Synchroniseurs sûrs ou agressifs source RG-SC

42 Une FIFO F découple temporellement lémetteur et le récepteur Tant que F non pleine, lémetteur peut écrire à chaque cycle, et le lecteur peut lire à chaque cycle tant que F non vide Mais dans le cas multihorloge, on ne peut pas détecter exactement F pleine / F vide ! => Approche conservative, toujours du côté sûr : dire plein à lémetteur même si pas vraiment plein, et vide au récepteur même si pas vraiment vide 05/03/ G. Berry, Collège de France FIFO multi-horloges Simulation and Synthesis Techniques for Asynchronous FIFO Design Clifford E. Cummings, Sunburst Design, Inc. Proc. ESNUG San Jose 2003

43 05/03/ G. Berry, Collège de France Fifo bi-horloges wclk horloge de lémetteur rclk horloge du récepteur Pour contrôler le non-déterminisme, les pointeurs doivent impérativement être passés en code Gray !

44 05/03/ G. Berry, Collège de France Pourquoi le code Gray? pour un pointeur reçu, au plus un bit peut changer en 3 ticks au lieu de 2 le pointeur peut avancer de - 0 si changement pas vu - 1 si changement vu ou changement précédent vu avec 1 cycle de retard - 2 si changement et changement précédent vus ensembles tests plein / vide sûr dans tous les cas ! gray(n) bin(n) oux bin(n/2) Un seul bit change de n à n+1

45 05/03/ G. Berry, Collège de France Cest-y pas beau, le code Gray ? source

46 Passer dune zone dhorloge à une autre, cest toute une aventure (à ne pas laisser aux débutants) 05/03/ G. Berry, Collège de France Conclusion Mais tout est bien compris désormais (merci D. Chaney, R. Ginosar et tous les autres) Et lévolution se fait vers des réseaux sur puce (NoCs, Network Fabrics), qui utilisent les techniques précitées Mais ce sera pour une autre année !


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