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MFT meeting 26/03/20121 DAQ system discussion. 2MFT meeting 26/03/2012 Conceptual Readout Architecture.

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1 MFT meeting 26/03/20121 DAQ system discussion

2 2MFT meeting 26/03/2012 Conceptual Readout Architecture

3 3MFT meeting 26/03/2012 En collaboration avec LANR gamhadron et le projet QUAPIVI 3 R&D ont démarrées en janvier 2012 : - mise en œuvre dun lien GBT dans un FPGA, - mise en œuvre dun lien haut débit PCIe sur le backplane µTCA - mise en œuvre dun capteur MIMOSA 26 (séquencement, configuration, lecture…) dans un FPGA. Conceptual Readout Architecture

4 4MFT meeting 26/03/2012 Man power, planning - 1 ETP pour la mise en œuvre du GBT et de la liaison PCIe sur µTCA : Le but est davoir ces 2 blocs fonctionnels opérationnels pour la fin ETP pour 2 ans et 6 mois pour la mise en œuvre du MIMOSA 26 : Le but est dobtenir à terme un système dacquisition µTCA pour un «mini» télescope, constitué de 4 plans ayant chacun 2*MIMOSA26. Une commande de matériel devant permettre la réalisation de ces travaux est en cours. De manière à réduire les temps de développement, tous les constituants de ce système dacquisition seront des standards du commerce (fournisseur : Bittware, Vadatech)

5 5MFT meeting 26/03/2012 Quelques chiffres - sur les ASICS à petit angle : 1 hit / mm2 - pour un ASIC avec une surface active de 0.5 cm2 de 256*512 (20*20µm2) -> 50 hits max - Avec une marge dun facteur 3 et 100 pixels bruyants/cm2 -> 250 hits/cm2 - pour un encodage de type : Coding hit on 2 rows (12 bits) (2 bits) Address of column (8 bits: 256) Line status Word state Nb cluster ½ line 0 (4 bits) 9 Nb cluster ½ line 1 ( 4 bits) 9 Address of line (2 lines) (6 or 7bits) 64 or 128 Reserved for Hamming Code

6 6MFT meeting 26/03/2012 Memory capacity VS Hit rate/ line

7 7MFT meeting 26/03/2012 Débit de données - pour une lecture sans trigger avec des collisions à 50kHz (20µs): - si le temps de lecture dune frame est de : 6.4 µs : -> le débit de données est de : 6.4µs / = 0.64 ns -> 1.56 Gb/s - si le temps de lecture dune frame est de : 12.8 µs : -> 12.8µs / = 1.28 ns -> 781 Mb/s - Pour une architecture avec trigger (mais avec un temps de lecture dune frame < 20µs): - si le traitement digital de lASIC et lenvoie données est à la fréquence du trigger L0(50KHz) -> 20µs / = 2 ns -> 500 Mb/s -Si le traitement digital est sur L0 et lenvoie est sur L1 (facteur de réduction de ~3 entre L0 et L1) -> 20µs*3 / = 6 ns -> 166 Mb/s - lien GBT en bout déchelles (bidirectionnel 4.8 Gb/s):

8 8MFT meeting 26/03/2012 ASIC : Partie numérique Matrice pixel A/D SDS 32 SDS 32 SDS 32 SDS 32 SDS 32 Pipe line 256 MUX Memory management L0 memory L1 serialiseur Tx - attention à la latence des triggers…


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