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Architecture et technologie des ordinateurs II Gianluca Tempesti EPFL-DI-LSL, INN 235 Tel: 693 2676 Web: lslwww.epfl.ch/~tempesti/CoursUNIL.htm.

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1 Architecture et technologie des ordinateurs II Gianluca Tempesti EPFL-DI-LSL, INN 235 Tel: Web: lslwww.epfl.ch/~tempesti/CoursUNIL.htm

2 Bibliographie John P. Hayes, Computer Architecture and Organization, McGraw-Hill, 3rd ed., David A. Patterson and John L. Hennessy, Computer Architecture : A Quantitative Approach, Morgan Kaufmann, 2nd Ed., David A. Patterson and John L. Hennessy, Computer Organization and Design : The Hardware/Software Interface, Morgan Kaufmann, 2nd ed., David A. Patterson and John L. Hennessy, Architecture des ordinateurs: une approche quantitative, Thomson Publishing, 2ème ed., 1996.

3 Programme détaillé Semaine 1: Introduction Historique Prix vs. performance Niveaux de conception Semaine 2: Arithmétique I Virgule fixe et flottante Addition et soustraction Semaine 3: Arithmétique II Multiplication et division Unité de traitement Semaine 4: Contrôle Unité de contrôle Programmes Semaine 5: Instructions Jeux dinstructions Décodage Séquencement Modes dadressage Semaine 6: Processeurs Microprogrammation Types de processeur

4 Programme détaillé Semaine 7: Procédures Gestion des procédures Gestion des interruptions Semaine 8: Mémoires I RAM Mémoire virtuelle Semaine 9: Mémoires II Mémoire cache Mémoires associatives Semaine 10: Périphériques Gestion du bus système Gestion des périphériques Semaine 11: Petite pause Semaine 12: Pipelining Fonctionnement Aléas des pipelines Prédiction de branchement Semaine 13: Parallélisme des instructions I Ordonnancement dynamique Lancement multiple Compilation Semaine 14: Parallélisme des instructions II Architectures avancées

5 Historique I - Époque méchanique Blaise Pascal Addition et soustraction Retenue automatique, complément Gottfried Leibniz Multiplication et division Additions successives Charles Babbage Difference engine - addition Séquence dinstructions Analytical engine - toute opération Contrôle de séquence (programme), ALU et mémoire

6 Historique II - Calcul Calcul : Z=f(X) Turing machine Instructions: read, write, move, halt Machine universelle H H Processor P Read/Write Head Memory Tape T

7 Historique III - Deuxième guerre Ordinateurs éléctroméchaniques Konrad Zuse - Z3 (1941) - nombres binaires, flottants ??? - Colossus (1943/1970) - décodage Howard Aiken - Harvard Mark I (1944) Ordinateurs éléctroniques Mauchly & Eckert - ENIAC (1946) Programmation manuelle, base 10 Wilkes - EDSAC (1949) Programme embarqué, base 2 Von Neumann, Mauchly & Eckert - EDVAC (1951) Rapport Burks, Goldstine et Von Neumann (1946)

8 Historique IV - Générations Dates ???? ????-???? Technologie Tubes à vide Transistors Circuits intégrés VLSI ???? Produits Ordinateurs électroniques Ordinateurs commerciaux Miniordinateurs PC et stations de travaille ????

9 Historique V - Générations Date Produit UNIVAC I IBM S/360 PDP-8 Cray-1 IBM PC HP9000 PPro 200 Taille (ft 3 ) Puissance (W) Add/sec K 330K 166M 240K 50M 400M Prix (1996) $5M $4M $66K $8.5M $4K $8K $4.5K

10 Performance Temps dexécution et bande passante Coups dhorloge et instructions Performance = 1 Temps dexécution Temps dexécution (CPU) = Fréquence dhorloge # coups dhorloge pour le programme # coups dhorloge pour le programme = # instructions # coups dhorloge moyen par instruction

11 Améliorations et accélération La loi dAmdahl Performance - Loi dAmdahl Accélération (speedup) = Temps dexécution après amélioration Temps dexécution avant amélioration Temps dexécution après amélioration = Amélioration Temps dexécution concerné + Temps dexécution non concerné

12 Performance - Mesures MIPS et FLOPS Fréquence dhorloge Performance de pointe (peak) Benchmarks Répartition des instructions Taille Localité des références (spatiale et/ou temporelle) SPEC

13 Coûts Coût du circuit intégré = Rendement après le test final Coût de la puce + Coût du test + Coût de la mise en boîtier Coût dune puce = Puces par tranche x Rendement des puces Coût de la tranche (wafer) Coût de fabrication Coût des composants = 25-30% du prix de vente

14 Codage binaire TRANSITORS C C=0 C=1 BA BA BA C C= 0 C=1 BA BA BA IN OUT IN=1 OUT= 0 Vcc GN D INVERSEUR Dans les systèmes numériques, toute information est codée en binaire Codage en base 2: N = p n 2 n + … + p p p par exemple: = 1x x x x x2 0 = = 22 mais aussi: = add R1, R2

15 Logique combinatoire I A B 2-INPUT AND GATE O A B O INPUT OR GATE IO INVERTER I O INPUT MULTIPLEXER Portes logiques Algèbre booléenne Minimisation (tables de Karnaugh) A B O A B O S0 S1 O 0 0 A 0 1 B 1 0 C 1 1 D A B O C D S0 S1

16 Logique combinatoire III AB M S 2 F M S1 S0 F A AB A A+B A A+B A-B A+1 logique arithmétique Unité arithmétique et logique (ALU)

17 Verrou (latch) Bascule (flip-flop) Logique séquentielle I D LD Q 0 1 Q D Q Q D: entrée dexcitation LD: entrée de contrôle Q: sortie ou état du latch D CK Q Q LD DD QQ QQ maître esclave D CK Q Q

18 Logique séquentielle II X1X2/Z 10/1 00/0 00/1 01/1 11/1 10/0 11/0 01/0 état présent état futur ƒ bascules CK n Machine détat a 0001 b 0010 c 0100 d 1000

19 Logique séquentielle III pushpop sommet L CK D3D2D1D0 Q3Q2Q1Q0 RegistreRegistre à décalage CK Pile (stack) DIR CK Q3Q2Q1Q0 Compteur S0 CK D3D2D1D0 Q3Q2Q1Q0 D3D0 S1

20 Niveau registre Unité dinformation: mot (2 N bits) Composants de base: multiplexeurs, décodeurs, additionneurs, ALUs, registres, registres à décalage, compteurs, etc. Pas de méthode formelle pour les optimisations et les simplifications. Lalgèbre booléenne peut être adaptée, mais ne suffit pas (opérations numériques).

21 Niveau processeur (CPU) Unités dinformation: blocs dinstructions, blocs de données. Composants de base: mémoire cache, datapath, décodeur, bancs de registres, unité flottante. Registres Unité de Traitement Unité de Traitement Unité Flottante Unité de Contrôle Unité de Contrôle Décodeur PC ALU CPU Cache Données Cache Instructions

22 Unités dinformation: programme, structures de données. Composants de base: mémoire, CPU, I/O, bus système I/Os standard: cartes SCSI et/ou IDE, clavier, souri, haut-parleurs, etc. La vitesse du bus système devient le facteur prédominant pour la performance dun ordinateur. Niveau système MÉMOIRE CPU IO IO BUS SYSTÈME

23 Von Neumann Harvard Von Neumann vs. Harvard MÉMOIRE CPU IO IO BUS SYSTÈME MÉMOIRE DONNÉES MÉMOIRE DONNÉES CPU IO IO BUS DONNÉES BUS INSTRUCTIONS MÉMOIRE INSTR MÉMOIRE INSTR

24 Architecture Von Neumann Architecture Harvard Architecture Harvard réelle Hiérarchie des mémoires Mémoire cache (niveau 1) Mémoire non-volatile (disque dur) Mémoire volatile (RAM) Mémoire cache (niveau 2) Registres CPU (niveau 0) Mémoire volatile instructions Cache instructions (niveau 1) Mémoire non-volatile (disque dur) Cache instructions (niveau 2) Cache données (niveau 1) Mémoire volatile données Cache données (niveau 2) Registres CPU (niveau 0) Cache instructions (niveau 1) Mémoire non-volatile (disque dur) Mémoire volatile (RAM) Mémoire cache (niveau 2) Cache données (niveau 1) Registres CPU (niveau 0)


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