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ELE6306 : Test de systèmes électroniques Projet de cours VHDL-AMS :Un Atout pour la Conception des Systèmes Microélectroniques Analogiques - Numériques.

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1 ELE6306 : Test de systèmes électroniques Projet de cours VHDL-AMS :Un Atout pour la Conception des Systèmes Microélectroniques Analogiques - Numériques. Abdelmajid Iguermia ; Boujemaa Nbahedda Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

2 Projet, ELE6306 - juin 14École Polytechnique de Montréal 1 Plan 1-Introduction. Modélisations: De Circuits logiques et analogiques. De systèmes complets. 2-Standard VHDL-AMS. Environnement de travail.

3 Projet, ELE6306 - juin 14École Polytechnique de Montréal 2 Plan (suite) 3-Organisation dun Modele VHDL-AMS. 4-Champs dapplication. 5-Conclusion. 6- Questions.

4 Projet, ELE6306 - juin 14École Polytechnique de Montréal 3 1- INTRODUCTION VHDL-AMS est un language qui a été développé comme une extension du langage VHDL pour permettre la modélisation et la simulation de circuits et de systèmes analogiques et mixtes (logiques- analogiques).

5 Projet, ELE6306 - juin 14École Polytechnique de Montréal 4 Sub Par 1076.1 VHDLVHDL IEEE 1076-1987 VHDL IEEE 1076-1993 Renormalisation + retard Détails de consistance, quelques mots clefs, quelques concepts Numérique pur Sub Par 1076.1 VHDL-AMS IEEE 1076-1999 Extension à l analogique Renormalisation + retard Nouvelle philosophie Compatible VHDL 93 Autres efforts : non intégrés Introduction (suite)

6 Projet, ELE6306 - juin 14École Polytechnique de Montréal 5 VHDL-AMS constitue un sur-ensemble de VHDL Abstraction vs Simulation PhysiqueEqua.Diff.Silvaco ÉlectriqueSpice / EldoEq.diff/mod. compo. SwitchEquations d état? GateOrcadEq. booléenne StructurelNetlistDépend des blocs Signal flowHDLProcess concurrents AlgoProg.impératifC/pascal/ADA... SystèmePas d outil industriel Processeurs communiquants AbstractionExpressionSimulateur Cont./cont. Cont./quantifiés. Discret/logic (2-9) idem Discret/symb. idem Symb./symb. temps/signaux VHDL VHDL-AMS

7 Projet, ELE6306 - juin 14École Polytechnique de Montréal 6 Introduction (suite) Modélisation de circuits logiques et analogiques, abstraction possible grâce à des modèles comportementaux de complexités variables (des réseaux de Kirchhoff aux modèles fonctionnels à flot de données). Modélisation de systèmes complets : exp. un capteur avec traitement numérique avec prise en compte de lenvironnement (p. ex. les effets dûs à la température).

8 Projet, ELE6306 - juin 14École Polytechnique de Montréal 7 Introduction (suite) VHDL-AMS offre est un support de base pour la Modélisation de systèmes non électriques (p. ex. capteurs, actionneurs). Lutilité et limportance de VHDL-AMS nécessite avoir un standard.!??

9 Projet, ELE6306 - juin 14École Polytechnique de Montréal 8 2- Besoin dun standard Le Standard VHDL-AMS est de fournir un outil de description et de simulation des systèmes analogiques et mixtes. Environnement de travail avec les différentes phases dédition, danalyse, délaboration et dexécution liées au language.

10 Projet, ELE6306 - juin 14École Polytechnique de Montréal 9 Besoin d un standard(suite)

11 Projet, ELE6306 - juin 14École Polytechnique de Montréal 10 3-Organisation dun modèle VHDL-AMS Unités de conception VHDL-AMS (en gris).

12 Projet, ELE6306 - juin 14École Polytechnique de Montréal 11 Organisation dun modèle VHDL-AMS(suite) -La déclaration dentité (entity déclaration). - corps darchitecture (architecture body). -Entité de conception (design entity). -Bibliothèque de conception (design library). -Description structurelle et configuration.

13 Projet, ELE6306 - juin 14École Polytechnique de Montréal 12 Organisation dun modèle VHDL-AMS(suite) 1-La déclaration dentité (entity déclaration).

14 Projet, ELE6306 - juin 14École Polytechnique de Montréal 13 library disciplines; use disciplines.electromagnetic_system.all; terminal T1, T2, T3, T4 : electrical; quantity V1 across I1 through T1 to T2; quantity V2 across I2 through T3; -- le deuxième terminal est la référence quantity V3 across I3 through T3; -- V3 est un synonyme de V2 quantity V4 across T3 to T4; -- ne crée pas de branche quantity I4 through T4 ; les déclarations précédentes correspondent au circuit suivant : Organisation dun modèle VHDL-AMS(suite)

15 Projet, ELE6306 - juin 14École Polytechnique de Montréal 14 Organisation dun modèle VHDL-AMS(suite) 2-Corps darchitecture (architecture body): définit le comportement et/ou la structure du système modélisé.

16 Projet, ELE6306 - juin 14École Polytechnique de Montréal 15 Organisation dun modèle VHDL-AMS(suite) 3-Entité de conception (design entity): Représente une portion dun système matériel possédant une interface entrée-sortie et une fonction bien définies. Représente un système matériel à plusieurs niveaux de complexité: une carte, un circuit intégré, une cellule complexe (p.ex. ALU, mémoire, convertisseur A/N, filtre, amplificateur opérationnel, etc.), une porte logique, ou un transistor.

17 Projet, ELE6306 - juin 14École Polytechnique de Montréal 16 Organisation dun modèle VHDL-AMS(suite) 4-Bibliothèque de conception (design library) : Le résultat de la compilation est stocké dans une bibliothèque de conception

18 Projet, ELE6306 - juin 14École Polytechnique de Montréal 17 Organisation dun modèle VHDL-AMS(suite) 5-Description structurelle et configuration. use : utilisation des bibliothèques entity : spécification d'entité (vue externe du modèle) is generic : paramètres génériques port : ports de connexion signal (in/out,inout) : Signaux à événements discrets QUANTITY (IN/OUT) : quantités analogiques à temps continu utilisées pour les connexions "signal-flow" TERMINAL : équipotentielle utilisés pour les connexions "Kirchoff" end entity architecture : vue interne du modèle is signal : déclaration de signaux internes QUANTITY : déclaration de quantités internes TERMINAL : déclaration de terminaux internes begin corps de l'architecture Instanciation de composants Instruction concurrente : Process signaux <= Affectation de signal numériques Assert test et rapport BREAK synchronisation des simulateurs INSTRUCTIONS SIMULTANEES == quantités analogiques end architecture

19 Projet, ELE6306 - juin 14École Polytechnique de Montréal 18 4-Champs dapplication VHDL-AMS permet de remplir un nombre de tâches beaucoup plus important en un temps plus court avec une lisibilité.

20 Projet, ELE6306 - juin 14École Polytechnique de Montréal 19 Champs dapplication(suite) Convertisseur Analogique-Numérique. entity limiter is end entity ; architecture beh of limiter is constant vmax : real := 1.0; constant vmin : real := -1.0; quantity vin1, vin2, vout1, vout2 : real ; begin if vin1 > vmax use vout1 == vmax; elsif vin1 < vmin use vout1 == vmin; else vout1 == vin1; end use ; vin1 == 3.0*sin(2.0*math_pi*1.0e7* now ); if vin2 'above (vmax) use vout2 == vmax; elsif not (vin2 'above (vmin)) use vout2 == vmin; else vout2 == vin2; end use ; vin2 == 3.0*cos(2.0*math_pi*1.0e7* now ); end architecture beh ;

21 Projet, ELE6306 - juin 14École Polytechnique de Montréal 20 Champs dapplication(suite) Convertisseur Numérique – Analogique entity D2A is end entity D2A; architecture beh of D2A is constant Vol : real := 0.5; constant Voh : real := 4.5; quantity Vramp, Vslew : real; signal Vin : real := 0.0 ; --Initialisation par défaut à Real_Low signal Din : bit :='1'; begin process begin wait for 100ns; Din <= not Din; end process; Vin <= Voh when Din = '1' else Vol; Vramp == Vin'ramp(20.0e-9,10.0e-9); Vslew == Vin'slew(0.4e9,-1.0e9); break on Vin; end architecture beh ;

22 Projet, ELE6306 - juin 14École Polytechnique de Montréal 21 Champs dapplication (suite) Transformée de Laplace et Z. library ieee; use ieee.math_real.all; entity TB is end entity; architecture test of TB is constant Tech :real :=1.0e-4; constant Delay : real := 3.0e-5; constant wo : real := 6.28e3; quantity xin,xout_zoh, xout_ltf,xout_ztf : real; constant numl : real_vector(1 to 2) :=(1.0,0.0); constant denl : real_vector(1 to 2) :=(1.0,1.0/wo); constant numz : real_vector(1 to 2) :=(1.0,1.0); constant denz : real_vector(1 to 2) :=(1.0+2.0/wo/Tech,1.0-2.0/wo/Tech); begin xin == sin(6.28e3*now); xout_zoh == xin'zoh(Tech,Delay); xout_ltf == xout_zoh'ltf(numl,denl); xout_ztf == xin'ztf(numz,denz,Tech,Delay); end architecture;

23 Projet, ELE6306 - juin 14École Polytechnique de Montréal 22 Champs dapplication(suite) sans break Synchronisation des simulateurs : avec ou sans Break. library ieee; use ieee.math_real.all; entity generator is end entity; architecture beh of generator is constant p : real := 2.0e7; signal UD : bit := '1'; quantity x : real :=0.0; begin process begin wait for 50ns; UD <= not UD; end process; --Initialisation du point de repos if domain = quiescent_domain USE x == 0.0; --Fonctionnement en régime transitoire else if UD = '1' use x'dot == p; else x'dot == -p; end use; break on UD; end architecture beh; Avec Break

24 Projet, ELE6306 - juin 14École Polytechnique de Montréal 23 5.Conclusion Avantages techniques : Moderne, Puissant, Général, Bonne lisibilité, Haute modularité, Typage fort, Généricité, Temps solidement défini, mixage abstractions, Fonction de résolution, Ressources nombreuses Communauté large,Activités de normalisation (norme qui bouge est une norme qui vit).

25 Projet, ELE6306 - juin 14École Polytechnique de Montréal 24 Conclusion(suite) Inconvénients : Puissant, général = complexe Limitations intrinsèques Simulation pas efficace en temps pour linstant Pas de simulateur natif (et outils existants coûteux)

26 Projet, ELE6306 - juin 14École Polytechnique de Montréal 25

27 Projet, ELE6306 - juin 14École Polytechnique de Montréal 26 6.Questions


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