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©2007 Landrault Christian LANDRAULT Laboratoire dInformatique, de Robotique et de Microélectronique de Montpellier (LIRMM) TEST INTEGRE.

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1 ©2007 Landrault Christian LANDRAULT Laboratoire dInformatique, de Robotique et de Microélectronique de Montpellier (LIRMM) TEST INTEGRE BIST : Built-In Self-Test

2 ©2007 Landrault Définitions et terminologie Capacité dun circuit à se tester lui-même Test en ligneTest hors ligne Concurrent codage Non Concurrent routines de diagnostic Structurel modèles de fautes explicites Fonctionnel logiciels de test spécifiques

3 ©2007 Landrault Pourquoi du test intégré ? n prix élevé et toujours croissant des testeurs n génération des séquences de test longue et difficile n temps d application des séquences élevé n inefficacité grandissante des testeurs

4 ©2007 Landrault Test intégré Un passage obligé Carte de route SIA (aspect technologie)

5 ©2007 Landrault Test intégré Un passage obligé Carte de route SIA (aspect test)

6 ©2007 Landrault Principe du test intégré Contrôle du test Circuit sous Test Evaluation des réponses Génération de vecteurs

7 ©2007 Landrault Avantages du test intégré n Suppression de la nécessité de testeur coûteux n possibilité de test à vitesse nominale n taux de couverture bon et « modulable » n temps de test court (vitesse + hiérarchisation) n possibilité de test en fonctionnement (temps de dormance)

8 ©2007 Landrault Plan du chapitre n Génération intégrée de vecteurs de test n Analyse intégrée des réponses n Structures pour le test intégré n Planification et contrôle du test intégré n Test intégré des mémoires

9 ©2007 Landrault Différentes méthodes de génération n Test aléatoire (pseudo-aléatoire) –pas besoin d ATPG –test long (TC fonction de la longueur de la séquence) –pseudo-aléatoire : même caractéristique qualéatoire mais appliqué de manière déterministe n Test déterministe –utilisation d ATPG –vecteurs fixés et optimaux n Test exhaustif (pseudo-exhautif) –pas besoin d ATPG –pseudo-exhaustif : même caractéristique quexhaustif mais séquence moins longue

10 ©2007 Landrault Registre à décalage rebouclé et autonome BASCULES D La séquence détats parcourue dépend de l état initial

11 ©2007 Landrault Registre à décalage à rebouclage linéaire (LFSR) La séquence d états parcourue dépend toujours de létat initial

12 ©2007 Landrault Registre à décalage à rebouclage linéaire (généralisation) +++ C1C1 C2C2 C3C3 CnCn + C n-1 Q1Q1 Q2Q2 Q3Q3 Q n-1 QnQn c i =1 si la connexion existe sinon c i = 0 est la séquence de sortie

13 ©2007 Landrault Registre à décalage à rebouclage linéaire (généralisation) est la séquence de sortie

14 ©2007 Landrault Registre à décalage à rebouclage linéaire (généralisation) La séquence de sortie dépend toujours de létat initial et du « cablage » du LFSR Polynôme caractéristique

15 ©2007 Landrault Registre à décalage à rebouclage linéaire (généralisation) n pour un LFSR de n bascules, une séquence de longueur 2 n -1est dite de longueur maximum n le polynôme caractéristique dun LFSR à longueur maximum est dit polynôme primitif n il existe des polynômes primitifs pour toutes valeurs de n n en pratique on privilégie les polynômes primitifs avec peu de termes (surface plus faible)

16 ©2007 Landrault LFSR de longueur maximum (n=3) Q1Q1 Q2Q2 Q3Q3 Séquence de longueur maximum État absorbant

17 ©2007 Landrault LFSR de longueur maximum Quelques polynômes primitifs pour 1 n 36

18 ©2007 Landrault Génération pseudo-aléatoire par automates cellulaires n Un automate cellulaire (AC) est une MEF dont létat suivant est fonction de l état présent et des états des autres automates n En pratique, l état suivant est fonction de l état présent et de l état des cellules voisines n règle 90 : n règle 150 :

19 ©2007 Landrault Génération pseudo-aléatoire par automates cellulaires 5 modes de fonctionnement Cellule élémentaire

20 ©2007 Landrault Génération pseudo-aléatoire pondérée P 1 ou P 0 =0,5 +++ C1C1 C2C2 C3C3 CnCn + C n-1 Q1Q1 Q2Q2 Q3Q3 Q n-1 QnQn P 1 = 0,25, P 0 =0,75 P 1 = 0,75, P 0 =0,25

21 ©2007 Landrault Génération exhaustive n Utilisation de LFSR modifié +++ C1C1 C2C2 C3C3 CnCn + C n-1 Q1Q1 Q2Q2 Q3Q3 Q n-1 QnQn NOR

22 ©2007 Landrault Génération exhaustive + Q1Q1 Q2Q2 Q3Q

23 ©2007 Landrault Génération déterministe n Génération d une séquence de test par ATPG (ou autre moyen) n génération de cette séquence par une structure matérielle : ROM : simple mais coûteux MEF : toujours simple et toujours coûteux recherches en cours

24 ©2007 Landrault BIST et taux de couverture Description des circuitsLongueur de la séquence de test pour obtenir le taux de couverture maximum circuitsFonctionsNombre dEntrée s/Sorties Nombre total de fautes Nombre de fautes redond antes déterministealéatoire [ c432Décodeur de priorité 36/ , c499ECAT41/ , c880ALU + contrôle60/ , c1355ECAT41/ , c1908ECAT33/ , c2670ALU + contrôle157/ , c3540ALU + contrôle50/ , c5315ALU + sélecteur178/ , c6288Multiplieur 16 bits 33/ , c7552ALU + contrôle206/ ,

25 ©2007 Landrault Amélioration du taux de couverture n Insertion de point de test (contrôle et observation) : Modification du circuit n Ajout de vecteurs supplémentaires déterministes : ROM (taille), Réinitialisation du LFSR, modifications de vecteurs aléatoires inutiles (bit flipping) n BIST Hybride où les vecteurs supplémentaires sont générés par le testeur

26 ©2007 Landrault Analyse intégrée des réponses n Vérification de la parité n Compaction de la réponse par comptage : comptage des 1 (0) comptage des transitions n Compaction de la réponse par LFSR

27 ©2007 Landrault Vérification de la parité n Initialisation de la bascule n Détection des fautes simples sur un bit et derreurs en nombre impair sur une chaîne de m bits n Probabilité de masquage

28 ©2007 Landrault Vérification de la parité (plusieurs sorties) n Associer un vérificateur de parité à chaque sortie (coût élevé) n « groupage » des sorties avant compression (taux de masquage plus élevé)

29 ©2007 Landrault Comptage des transitions n Simulations logiques du circuit sain et du circuit fautif n Comptage des transitions dans e circuit sain et le circuit fautif

30 ©2007 Landrault Comptage des transitions n Technique utilisée par HP dans les années 80 pour la maintenances des plaques n Probabilité de masquage pour une séquence de longueur m avec r transitions Pm r 0m-1 Pm=0 pour 0 et m transitions Lobjectif est donc de rendre le nombre de transitions du circuit sain ou très grand ou très petit

31 ©2007 Landrault Compaction par utilisation de LFSR : division polynomiale n La séquence de bits est assimilée à un polynôme Q(x) n La signature sera le reste de la division de Q(x) par le polynôme caractéristique du LFSR P(x) n Q(x) = x 6 +x 3 +x 2 +1 P(x) = x 3 +x+1 n reste (signature) r(x) = x+1 (0011)

32 ©2007 Landrault Division polynomiale : analogie avec les nombres entiers n Séquence de sortie : n On la considère comme n la signature est le reste de la division par 99 soit 6 (cette signature est toujours < 99) n si à la place on reçoit : le reste sera 60 et les erreurs seront détectées n en fait la séquence reçue est différente de la séquence idéale par une erreur de n si l'erreur est divisible par 99 il y a masquage sinon détection (99x635) = Reste 6

33 ©2007 Landrault Compaction par utilisation de LFSR (une seule sortie) n Taux de masquage faible et surtout « modulable » n de lordre de si n est le nombre de bascules

34 ©2007 Landrault Compaction par utilisation de MISR (plusieurs sorties) n Taux de masquage faible et « modulable » n Toujours de lordre de si n est le nombre de bascules

35 ©2007 Landrault Compaction par utilisation de MISR (plusieurs sorties) n L'approximation pour la probabilité de masquage est d'autant plus valable que la séquence à analyser est longue n Pour les séquences courtes toujours utiliser un polynôme primitif comme diviseur et éventuellement faire une vérification par simulation de fautes

36 ©2007 Landrault Mise en œuvre Test parallèle : « Test per clock » Contrôle du test Circuit sous Test Evaluation des réponses Génération de vecteurs Sorties primaires Entrées primaires

37 ©2007 Landrault Test parallèle : « Test per clock » Utilisation de registres spéciaux pouvant fonctionner en quatre modes différents : fonction de bascule D (mode système) le registre effectue la génération autonome d'états qui sont considérés comme vecteurs de test (mode génération de vecteurs de test) le registre comprime la réponse du circuit (mode d'analyse de signature) les états internes du registre peuvent être entrés et sortis en série (mode scan) BILBO (Built-In Logic Block Observer) : Könemann, Mucha, Zwiehoff, 1979

38 ©2007 Landrault Registre BILBO B 1 =B 2 =1, registre parallèle (entrées Z i et sorties Q i ) B 1 =B 2 =0, registre série (entrée SCI, sortie SCO) B 1 =1 et B 2 =0, analyseur de signature parallèle (entrées Zi) B 1 =1 et B 2 =0, générateur de vecteurs (entrées Zi constantes et sorties Q i ) Le circuit est remis à zéro en positionnant B 1 =0 et B 2 =1.

39 ©2007 Landrault Test parallèle Placement des registres de test Le BIST s'effectue comme suit : en mode décalage les registres R1 et R2 sont initialisés R1 génère les vecteurs pour le circuit C1 dont les réponses sont compressées par R2 R2 travaille ensuite en générateur pour C2 alors que R1 compresse les réponses de C2 après compression les contenus de R1 et R2 doivent être décalés en mode série et comparés aux résultats attendus SDISDO R1C1R2C2

40 ©2007 Landrault Test parallèle : Unité de test n Les registres de test ne peuvent pas être utilisés simultanément en générateur et analyseur n le nombre de registre doit donc être augmenté et le contrôle s'avère complexe n une unité de test est la portion minimum de circuit pouvant être testée indépendamment n une unité de test comprend le module à tester T, un registre de test pour l'analyse de la réponse et tous les registres de test générant en entrée les vecteurs de test au module T

41 ©2007 Landrault Exemple RTL et Unités de test Registre Test 7 C Test register 1 C Registre Test 4 C Registre Test 2 C Registre Test 6 C Registre Test 3 PI PO Registre Test 5 C Registre Test 3Registre Test 7 Registre Test 1 Registre Test 4 Registre Test 3 Registre Test 2 Registre Test 5 Registre Test 4Registre Test 5 Registre Test 2 Registre Test 1 Registre Test 4 Registre Test 2 Test register 6

42 ©2007 Landrault Compatibilité des unités de test n Deux unités de test (UT) peuvent être activées simultanément s'il n'y a pas de conflit de ressources n conflit : un même registre doit simultanément générer des vecteurs et analyser des réponses n temps de test minimum correspond au parallélisme maximum n problème de couverture minimum appliqué au graphe d'incompatibilité de test où les nœuds sont les UT et les arcs les incompatibilités entre UT

43 ©2007 Landrault Procédure de BIST n Session de Test : UT effectuées en parallèle n Procédure de BIST : Sessions de test effectuées séquentiellement (en série) n L'unité de contrôle du BIST doit implémenter matériellement la procédure

44 ©2007 Landrault Registre Test 3Registre Test 7 Registre Test 1 Registre Test 4 Registre Test 3 Registre Test 2 Registre Test 5 Registre Test 4Registre Test 5 Registre Test 2 Registre Test 1 Registre Test 4 Registre Test 2 Registre Test 6 Test units Control incompatibility graph Sessions de Test TR 1TR 2 TR 5TR 4 TR 6TR 3 {TR1, TR2} {TR3} {TR4, TR5, TR6}

45 ©2007 Landrault « Test per clock » POUR et CONTRE POUR temps de test réduit le test à la vitesse nominale est possible les tests utilisant deux vecteurs consécutifs sont envisageables moyennant l'utilisation de registres de test appropriés CONTRE le surcoût matériel est élevé car les registres (BILBO) prennent plus de place qu'un scan avec générateur série la partie contrôle est plus compliquée que dans le test per scan l'insertion des registres de test à un impact sur les performances du système

46 ©2007 Landrault Mise en œuvre Test série : « Test per scan » Contrôle du test Circuit sous Test Evaluation des réponses Génération de vecteurs Entrées primaires Registre de scan Sorties primaires

47 ©2007 Landrault Partie contrôle du test série : « Test per scan » module under test MUT scan pathTPG TRE Compteur de vecteur Compteur de bit BCU shift/capture CT TEND 1)TPG génère une séquence de bits et remplit le scan 2)Sur l'horloge de "capture" : - appliquer le contenu du scan path au MUT - charger la réponse du MUT dans le scan path 3)Décaler une nouvelle séquence de bits et compacter la réponse (TRE)

48 ©2007 Landrault « Test per scan » POUR et CONTRE POUR convient à tout flot de conception commercial supportant le scan le matériel pour le BIST est extérieur au MUT d'où un faible impact sur les performances du système le contrôle du BIST est simple l'approche peut être facilement étendu au scan partiel et au scan multiple en général, le surcoût matériel est plus faible que dans le schéma de "test per clock" CONTRE temps de test long (entrée série) de nombreuses fautes nécessitent deux vecteurs de test et ne peuvent pas être détecter par scan le module sous test n'est pas testé à vitesse nominale

49 ©2007 Landrault Mise en œuvre Test série : «multiple scan » Bardell and McAnney, 1984 ("STUMPS" à IBM) Réduction du temps de test Corrélation (dépendance linéaire) entre les signaux d'entrée (insertion de "Phase shifter") TPG/LFSRTPG/LFSR MUT MISRMISR

50 ©2007 Landrault Dépendance linéaire n Par construction les bits fournis par un LFSR sont linéairement dépendants n par exemple le test du collage à zéro de s nécessite a 1 = a 3 = a 4 = 1 x1x1 x0x0 x2x2 a5a5 x 0 +x 1 a4a4 x 0 +x 1 +x 2 a3a3 x 0 +x 2 a2a2 x2x2 a1a1 x1x1 a0a0 x0x0 s n Donc x 1 = 1, x 0 + x 2 = 1 et x 0 + x 1 + x 2 = 1 qui ne peuvent être satisfaites simultanément LFSR

51 ©2007 Landrault Insertion de "Phase Shifter" [Rajski, Tyszer] VLSI test Symposium1998 L F S R Chaîne de scan M I S R Phase shifterCircuit sous test Bonne séparation des chaînes avec 1 à 3 portes OUEX par chaîne

52 ©2007 Landrault Test intégré des mémoires n Mémoires RAM Quelques approches de test pseudo exhaustif En général utilisation d'algorithmes déterministe de type "March" n Mémoires ROM

53 ©2007 Landrault Test des RAM Le modèle du circuit Adresse Décodeur dadresse Tableau des cellules mémoires Logique de lecture/écriture Données Suffisant si lon est pas intéressé par la localisation de la faute

54 ©2007 Landrault Fautes du décodeur dadresse : Sous-type et occurrence n avec une certaine adresse aucune cellule est accédée n une certaine cellule nest jamais accédée n avec une certaine adresse plusieurs cellules sont accédées n une certaine cellule est accédée avec plusieurs adresses Une faute du décodeur dadresse combine au moins deux sous-types

55 ©2007 Landrault Fautes du décodeur dadresse exemples AxAx CxCx Sous-types 1 & 2 AxAx CxCx AyAy CyCy Sous-types 1 & 3 AxAx CxCx AyAy CyCy Sous-types 3 & 4

56 ©2007 Landrault Fautes dans le tableau de cellules : fautes de cellule n collage dune cellule à 0 ou à 1 (CA) n collage ouvert d une cellule (SOF) n faute de transition dune cellule (FT) elle ne peut effectuer une transition montante (FTM) ou descendante (FTD) n faute de rétention de données (deux sous types à 0 ou 1)

57 ©2007 Landrault Fautes dans le tableau de cellules : fautes entre cellules n fautes de couplage entre deux cellules (CF) : fautes de couplage dinversion (2 sous-types) (CFin) la transition 0-1 (ou 1-0) de la case couplante fait passer la case couplée de x a x* (x = 0 ou 1) fautes de couplage idempotente (4 sous-types) (CFid) la transition 0-1 (ou 1-0) de la case couplante fait passer la case couplée de x à x* mais pas de x* à x fautes de couplage d état (4 sous-types) (CFst) la cellule couplée est forcée à une valeur (0 ou 1) si la cellule couplante est à une certaine valeur (0 ou 1) Rmq : fautes de couplages entre K cellules très complexes si aucune restriction sur la position respective des k cellules n fautes de voisinage (FV) fautes de couplages entre une cellule et ses cellules voisines

58 ©2007 Landrault Test des mémoires Notions de fautes liées n les fautes liées influencent la même cellule n leffet est un possible masquage de faute (donc des tests plus complexes afin de les prendre en compte) ijklikl 2 fautes de couplages idempotentes 2 fautes de couplages idempotentes liées

59 ©2007 Landrault Test des RAM Les algorithmes March n Tests pour les fautes de collage, les fautes de transition et les fautes de couplage Def1: un élément de March est une séquence finie dopérations appliquée à chaque cellule dune mémoire en les parcourant soit en ordre croissant ( ) soit en ordre décroissant ( ) n Un test March est une séquence finie déléments n exemple : le test MATS+ en 5n { | (w0); (r0,w1); (r1,w0)} ( | signifie que lordre dadresses est indifférent)

60 ©2007 Landrault Exemple { (r0,w1); (r1,w0) } DEBUT {élément (r0,w1)} POUR i=0 à N-1 FAIRE lire la cellule i (valeur attendue 0) écrire 1 dans la cellule i FAIT {élément (r1,w0)} POUR i=N-1 à 0 FAIRE lire la cellule i (valeur attendue 1) écrire 0 dans la cellule i FAIT FIN

61 ©2007 Landrault Test March Conditions de détection n pour chaque type de faute on démontre les conditions à observer n fautes du décodeur dadresse (rx,..., wx) et (rx,..., wx) n faute de collage et collage ouvert (...,rx,...) et (..., rx,..., rx,...) n fautes de rétention de données {test March existant;Del; (r0,w1);Del; (r1)} {test March existant;Del; (r0,w1,r1);Del; (r1,w0,r0)} n

62 ©2007 Landrault Test March : Couverture de fautes n { (w0); (r0,w1); (r1,w0); (r0,w1); (r1,w0);Del; (r0,w1);Del; (r1)} Fautes de décodeurs dadresses détectées Fautes de collage détectées Fautes de collage ouvert non détectées car (..., rx,..., rx,...) absent Fautes de rétention de données détectées Fautes de transition (w0,...,w1,...,r1,...,w0,...,r0) détectées Fautes de couplage non détectées

63 ©2007 Landrault Les Tests de «March»

64 ©2007 Landrault Test March et détection de fautes

65 ©2007 Landrault Test march et fautes liées

66 ©2007 Landrault Test des mémoires organisées en mot de b (>1) bits n Fautes de collage et de transition : pas de problème, utilisation dun mot de fond et de son complément n Fautes de couplage : –pas de problèmes si les cellules couplées dans des mots différents, –si les cellules couplées dans le même mot, si lopération décriture est prépondérante sur la faute de couplage alors pas de pb si lopération décriture est non prépondérante sur la faute de couplage, faute inversion pas de pb, faute idempotente utilisation de b mots de fond

67 ©2007 Landrault Test intégré déterministe de RAM Architecture générale …. MUX Donnée entrante Mots de fonds Décodeur colonne Décodeur ligne contrôleur Générateur d'adresses comparateur OK/OK Générateur de données Donnée sortante Plan mémoire test/normal

68 ©2007 Landrault Algorithme de test des ROM n Algorithme en trois passes différent de ceux utilisés pour les RAM n Comparaison avec le circuit bon par compression de données (MISR) n Première passe : suivant les adresses croissantes lire la donnée et la compresser (vérification des données stockées et du décodage d'adresses) n Deuxième passe : suivant les adresses décroissantes lire la donnée et la compresser (vérification de la non présence d'opération de lecture destructrice dans le sens des adresses croissantes) n Troisième passe : suivant les adresses croissantes lire la donnée et la compresser (vérification de la non présence d'opération de lecture destructrice dans le sens des adresses décroissantes)

69 ©2007 Landrault Test intégré de ROM Architecture générale …. MISR Décodeur ligne contrôleur Générateur d'adresses comparateur OK/OK Signature correcte Donnée sortante Plan mémoire Décodeur colonne


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