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Sif-10531 Cours 5 n 3. Construction dun ordinateur F Les circuits logiques F L unité de contrôle (UC) F Lunité arithmétique et logique (UAL) n Le matériel.

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1 sif Cours 5 n 3. Construction dun ordinateur F Les circuits logiques F L unité de contrôle (UC) F Lunité arithmétique et logique (UAL) n Le matériel u Chapitres 4 et 5 CSA u Chapitres 3 et 4 CSAPP u Synthèse du professeur

2 sif Les circuits logiques n La notion de circuits logiques a été introduite en vue de simplifier létude des circuits électroniques numériques. n Grâce à la notion de circuits logiques il est possible de travailler sur des systèmes extrêmement complexes sans pratiquement faire appel à aucune notion délectronique. n Les systèmes électroniques numériques les plus complexes, tels les ordinateurs, sont construits à partir de circuits logiques (on utilise également portes logiques) fondamentaux. Il existe trois portes logiques élémentaires, le circuit NON (circuit inverseur), le circuit OU et le circuit ET.

3 sif Les circuits logiques

4 sif Le circuit NON n Le circuit inverseur, ou circuit NON, effectue lopération de complémentation dune variable booléenne. Il comporte bien sûr une entrée et une sortie. Si dans lentrée nous introduisons la variable A, à la sortie nous obtenons la variable complémentée A.

5 sif Le circuit OU

6 sif Le circuit ET

7 sif Identités de lalgèbre de Boole

8 sif Le circuit NET n Le circuit NET (contraction de NON-ET) résulte de la mise en série dun circuit ET et dun circuit NON.

9 sif Le circuit NET n Le circuit NET

10 sif Le circuit NI (OU complémenté) Le circuit NI résulte de la mise en série dun circuit OU et dun circuit NON.

11 sif n Il est important de constater que le circuit NET peut, par de judicieuses combinaisons, servir à réaliser les trois portes logiques de base. Loi didempotence (AA = A) Loi de De Morgan (AB) = A + B

12 sif Le circuit OU EXCLUSIF (XOU) n La porte OU EXCLUSIF est souvent appelée la porte un mais pas tous. On constate à partir du tableau booléen quil est semblable à celui de la fonction OU, à cela près que, quand les deux entrées sont à 1, la porte XOU donne un 0. En fait, la porte XOU nest validée (donne une sortie 1) que si ses entrées comportent un nombre impair de 1. La porte XOU peut donc être considérée comme un circuit de contrôle des bits impairs. A A xor B

13 sif

14 sif Circuits plus élaborés n La combinaison de portes logiques permet le développement de circuits plus spécialisés n Par exemple, avec un circuit simple nous pourrions contrôler le flot de données

15 sif Circuits plus élaborés n Pour sélectionner une entrée de donnée parmi plusieurs et laiguiller vers une sortie il existe des circuits de multiplexage O = (A ET Z) OU (B ET Y) OU (C ET X) OU (D ET W)

16 sif Circuits plus élaborés n En ajoutant un décodeur, nous pouvons sélectionner une des quatre entrées en ayant que deux signaux de sélection O = (A ET (X ET Y) ) OU (B ET (X ET Y)) OU (C ET (X ET Y)) OU (D ET (X ET Y))

17 sif Circuits plus élaborés n Multiplexeur 4/1 avec la sélection de lentrée par un décodeur

18 sif Circuits plus élaborés n Diagramme temporel dun multiplexeur 4/1 avec la sélection de lentrée par un décodeur

19 sif n Multiplexeur 4/1 Permet de sélectionner une entrée parmi quatre O = (D0 ET (C1 ET C2) ) OU (D1 ET (C1 ET C2)) OU (D2 ET (C1 ET C2)) OU (D3 ET (C1 ET C2))

20 sif Circuits plus élaborés n Les circuits de décodage (décodeur) servent à la sélection de dispositifs: u Sélections de registres u Sélections demplacements de mémoire u Sélections dopérations dans lALU

21 sif Décodeur et ALU 1 0 1

22 sif Décodeur 3/8

23 sif Circuits plus élaborés n Les circuits de décodage (décodeur) servent à la sélection de dispositifs n Par exemple: sélection de segments dafficheur

24 sif Circuits plus élaborés n Regardons plus spécifiquement lalimentation du segment a Logique directe a = WXYZ + WXYZ + WXYZ + WXYZ + WXYZ + WXYZ + WXYZ Logique inverse a = WXYZ + WXYZ + WXYZ

25 sif Circuits plus élaborés n Alimentation du segment a

26 sif Circuits plus élaborés n Le contrôleur dune machine à laver peut être considérer comme une représentation simplifiée de lunité de contrôle dun CPU 1 cycle = 30 minutes

27 sif Circuits plus élaborés n Chaque opération (instruction) est associée à un code de trois bits qui eux sont associés à des signaux de contrôle

28 sif Circuits plus élaborés n Nous pouvons alléger la logique de contrôle en emmagasinant les signaux de contrôle dans une mémoire

29 sif Circuits plus élaborés n La méthode de décodage par utilisation dune mémoire peut aussi être améliorée en ajoutant la possibilité de branchement conditionnel et le bouclage n Et ce en élargissant le mot de contrôle: u Par lajout dun champ adresse qui permet deffectuer un branchement à un autre emplacement dans la mémoire du bloc de contrôle u Par lajout dun champ permettant didentifier les branchements conditionnels

30 sif Circuits plus élaborés

31 sif CISC versus RISC n La microprogrammation permet de concevoir des architectures très élaborées. n Toutefois, les constructeurs des supers ordinateurs utilisent une stratégie très différente, car les très grandes vitesses d exécution sont difficilement réalisables avec la microprogrammation. n Les supers machines privilégient les architectures qui offrent un jeux d instructions réduit. Donc, plus simple à réaliser et plus rapide à l exécution.

32 sif n Ces architectures sont connues sous l acronyme RISC (Reduced Instruction Set Computer). n Ce terme a été choisi en opposition aux architectures « complexes » qui étaient la norme jusquà la fin des années 80 (Digital, Intel, IBM, entre autres). n Ces architectures sont du type CISC (Complex Instruction Set Computer). n La différence principale entre les architectures RISC et CISC réside dans la manière que lunité de contrôle décode les instructions

33 sif Architecture RISC n La méthode de décodage utilisée dans la première implémentation du système de contrôle de la machine à laver est dite cablée (Hard-wired) puisque le décodage est strictement effectué à laide de circuits logiques n Les architectures RISC utilisent le même principe: u Linstruction en cours dexécution est extraite de la RAM et emmagasinée dans le IR u Le code dinstruction (ex: ADD, SUB, MOV) est utilisé pour produire les signaux de contrôle u Les registres détat de lALU et un compteur de cycles machine servent aussi à la logique de contrôle pour produire les signaux de contrôle

34 sif Architecture RISC

35 sif Architecture CISC

36 sif Architecture CISC MAR: Memory adr. reg. MDR: Memory data reg. MBR: Memory byte reg. PC: Program counter SP: stack pointer LV: base pointer

37 sif Architecture CISC F 0, F 1 : Opérations de l ALU ENA, ENB: Validation des entrées (ENABLE) INVA: Inversion de A INC: Tenir compte du carry in (+ 1)

38 sif Exemples d opérations n Incrément de 1 du SP SP <- SP + 1 B bus <- SP ENB <- 1 ENA <- 0 INC <- 1 C bus <- B bus + 1 SP <- C bus

39 sif MPC: program counter MIR: instruction register Architecture CISC

40 sif Architecture CISC NEXT_ADR.: adr. de la prochaine instruction JAM: détermine comment la prochaine instr. est sélectionnée ALU: fonction du ALU ou shifter C: reg. destination Mem: fonction mémoire B: reg. source

41 sif Architecture CISC n Une pile est indispensable pour le bon fonctionnement de nos programmes n Une pile est un ensemble despaces mémoire qui permet de stocker les variables locales dune procédure u LV pointe au début du bloc mémoire où sont stockées les variables locales dune procédure u SP pointe sur la variable locale sur le dessus de la pile u Chaque variable est accédée en donnant le décalage par rapport à LV

42 sif Architecture CISC (pile) PROC() { int a1, a2, a3 ; }

43 sif Architecture CISC (pile) { a1 = a2 + a3 ; } ILOAD a2ILOAD a3ADDISTORE a1

44 sif Architecture CISC ==

45 sif Introduction au ISA de MIC-1 (Architecture CISC) n Jeu dinstructions

46 sif Exemple dimplantation

47 sif Exemple dimplantation n Exécution du IADD (0x60) u instruction iadd1 F MAR <- SP <- SP - 1; rd SP pointe sur lemplacement juste en dessous du haut (dessus) de la pile Lecture de cet emplacement dans MDR u instruction iadd2 F H <- TOS H contient le contenu de lemplacement du dessus de la pile (au iadd1) u instruction iadd3 F MDR <- TOS <- MDR + H ; wr; goto Main1 Addition Écriture dans TOS et sur le dessus de la pile (adr. dans MAR)

48 sif n instruction iadd1 SP - 1 iadd2

49 sif n instruction iadd2 iadd3 TOS

50 sif n instruction iadd3 MDR + H main1


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