Conception d ’ une IP d ’ un contrôleur de bus I ² C en SystemC1.0 ZHANG XUN Tuteurs du projet : Mr. P. Garda - Mr. O. Romain LISIF---Team SYEL Université.

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1 Conception d ’ une IP d ’ un contrôleur de bus I ² C en SystemC1.0 ZHANG XUN Tuteurs du projet : Mr. P. Garda - Mr. O. Romain LISIF---Team SYEL Université Pierre et Marie Curie

2 Sommaire 1.Introduction 2.Projet SystemD 3.Etudes préliminaries 4.Objectif de mon stage 5.Travail en cours 6.Perspectives des travaux à réaliser

3  Communication sur un bus bidirectionnel composé de deux lignes SDA (Serial Data) et SCL (Serial Clock) SCL up Contrôleur I2C Appareil Esclave #A Appareil Esclave #B Appareil Esclave #N... SDA 8 bits Adress/Data Les signaux ‘enable’ 1. Introduction : Protocol I2C ? --Inter Integrated Circuits Bus

4 Le bus a été élaboré au début des années 80. et fait partie de la grand famille des L.A.N ( réseaux locaux) avec pour cible privilégiée le marché grand public compte tenu de ses avantages techniques et économiques. Modulaire reconfigurable Expandable Le coût Depuis lors, des millions de téléviseurs, récepteurs de radio, autoradios utilisent ce moyen de communication interne à leur propres systèmes. 1. Introduction : Historique

5 2. Projet SystemD  Objectifs :  Concevoir des modèles mixtes de contrôleur de bus de terrain pour SoCLib  Modèles CABA et TLM  Qualification des Modèles  Test sur plateforme Modélisation d’un contrôleur I2C pour débuter

6 SCL SDA Digital Block IP Analogue Block CLK DB[7..0] A0 Reset RW CS STR INT ACK µP interface I2C interface IP Contrôleur 2. Projet SystemD Architecture du contrôleur I2C proposer

7 Stagiaires de DESS (C. Changenet + N. Desrue) Registres Machine à état De contrôle Séquenceur Diviseur d’horloge SDA SCL R_status R_Control R_Clock R_Control S_State 3. Etudes préliminaires / architecture Point de départ de mon stage ?

8 1. Finaliser l’IP en VHDL Intégrer le bloc d’interface avec µP 2. Implémenter l’IP sur une plateforme de type Nios Communication entre un µP et un esclave externe Qualification expérimentale de l’IP 3. Transcrire l’IP en SystemC Modèle CABA (Cycle Accurate Byte Accurate) SoCLib 4. Objectifs de mon stage

9 Registres Interface Contrôleur IP Machine à état De contrôle Séquenceur Diviseur d’horloge Horloge interne SDA SCL R_status R_Control R_Clock R_Control R_Data R_adress R_Clock S_State CLK A/D 16bits ALE WR RD 5. Travaux en cours

10 Caractéristiques du bloc µP / IP ajouté  S’adapter au protocole du bus multiplexé du microcontrôleur 80C51  Etre adressé comme une simple mémoire  Permettre un accès aux registres en lecture seule ou écriture seule aussi bien du coté microcontrôleur que du coté machine à état et séquenceur. 5. Travaux en cours

11  Finaliser le bloc l’IP  Implémenter l’IP  Transcrire l’IP en SystemC et vérifier son comportement 6. Travaux en futurs

12 MERCI 谢谢 (xie xie)