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1 Réseaux sur puce M ini E xposé E ntre T hésard Séverine Riso 29 Octobre 2004.

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1 1 Réseaux sur puce M ini E xposé E ntre T hésard Séverine Riso 29 Octobre 2004

2 2 Contexte DSP DMA ROM RF CAN CNA FPGA SOC 2004 SOC GHz Temps de conception Techno 50 nm Comment interconnecter ces IP ??

3 3 Interconnexions aujourdhui Point à point Commutation de circuit Circuits dédiés Bus Commutation de paquet Multiplexage spatiale/temporel RAMASIC uP ROM IP Mémoire Processeur Mémoire DMA PONTPONT UART I/O Keypad BUS processeur- mémoire BUS I/O Arbitre

4 4 Pb des interconnexions daujourdhui Point à pointBus Parallélisme Complet Aucun: une seule communication à la fois Consommation dénergie OptimiséForte : connexions longues Scalabilité Conçu pour un cas particulierLimité quelques cœurs Fléxibilité Conçu pour un cas particulierRéutilisable

5 5 Réseaux sur puce IP NOC wrapper IP

6 6 Hermes Présentation [1] Développé au PUCRS Brésil par Fernando Moraes Ad N00 N° 0 IP Ad N10 N° 1 IP Ad N20 N 2 IP Ad N01 N° 3 IP Ad N11 N°4 IP Ad N21 N° 5 IP OUEST NORD SUD EST Routeur B B B B B LOCAL Routeur Arbitre Un réseau Hermes 3x2 Le switch Hermes

7 7 Hermes handshake Output Port Input Port tx data_in rx ack_rx Switch data_out ack_tx rx data_out tx ack_tx Switch data_in ack_rx 1 1 n n 1 1 Input Port Output Port

8 8 Métriques dun réseau Évaluation des performances: Latence: Temps écoulé entre lémission et la réception dun message mesuré en cycle dhorloge Débit: Quantité maxi dinformation délivrée par unité de temps. Se mesure en message par cycle dhorloge ou en message par noeud. Évaluation des coûts: Surface du réseau ou du switch se mesure en mm 2, en LUT ou en transistor mm 2 CMOS 0.35 m (SPIN: 0.24mm 2 CMOS 0.15 m) Dissipation de puissance se mesure en mW/ Hz.

9 9 Mesure latence vs Charge Maître Réseau Slave AdresseS# flitAdresseM00Tps départ Req En têteDonnées FIFO AdresseM# flitAdresseSLat. alléTps départ Ack En têteDonnées … Compteur de cycle dhorloge

10 10 Mesure de la charge Charge = L / (L + IM) Exemple de Charge = 6 / (6 + 5) = 54% P1P2 LIM

11 11 Fonctionnement de la FIFO Write pointer Data Index Read pointer FIFOMaître Switch Data_out Data_in rx Ack-rx tx Ack-tx Data

12 12 Résultats Taille réseau M FIFO S S M

13 13 Résultats Différents réseaux 32 ports Hermes sature à 18% SPIN sature à 25%

14 14 Répartition Réseau 32 ports, chargé à 16 % En moyenne, les paquets mettent 140 cycles dhorloge. La latence Min =43 et la latence Max = 291 cycles dhorloge. Lecart type est de 63 cycles dhorloge Gaussienne trop dispersées!!!! -> Qualité de service

15 15 Récapitulatif Hermes: coûts faibles (surface) mais performance moyenne (latence) Les réseaux sur puce sont-ils une réelle alternative ? Ne vaut-il pas mieux améliorer les bus ?

16 16 A faire A court terme Mesures du trafic Évolution de la latence en fonction de la taille des paquets A moyen terme Évaluer une méthode efficace de qualité de service : chemins virtuels, priorités de paquet. A long terme Implanter et valider cette qualité de service Rédiger et soutenir une thèse


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