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Mercredi 3 avril 2002ENST Paris – COMELEC – Jean Provost1 / 40 MIEL – ETC - L1 Introduction, présentation et positionnement de la briquette. Rappels nécessaires.

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1 mercredi 3 avril 2002ENST Paris – COMELEC – Jean Provost1 / 40 MIEL – ETC - L1 Introduction, présentation et positionnement de la briquette. Rappels nécessaires

2 ENST Paris – MIEL – L1 2 plan La briquette MIEL Positionnement Rappels

3 ENST Paris – MIEL – L1 3 MIEL : objectifs Présenter une filière technologique, Découvrir lencapsulation «packaging», Élaborer et utiliser des modèles (fonction, perf.), Découvrir la construction dune bibliothèque de cellules pré-caractérisées: Assembler des transistors pour construire une cellule de traitement (analogique et numérique), Utiliser un simulateur logiciel du niveau électrique, Extraire les performances des cellules.

4 ENST Paris – MIEL – L1 4 MIEL : les moyens (1) 30 TH (45 heures): L = 9 TH CONF = 2 TH TD-TP = 15 TH (B205, C18) Visite + CC oral + évaluation = 4 TH Enseignants (ENST Paris): Yves Mathieu, Jacky Porte, Jean Provost. Conférenciers: Michel Rivier (IBM France), Alain Dravet (Thalès).

5 ENST Paris – MIEL – L1 5 MIEL : les moyens (2) Outils logiciels 1 poste unix par étudiant (B205, C18) Océane : ENST Paris – Jacky Porte (libre et ouvert) Spice3f5 : université de Berkeley (libre et ouvert) Eldo : PTT-CNET Anacad Mentor Graphics (propriétaire) Site intranet : http://www.comelec.enst.fr/enseignement/briques/miel/

6 ENST Paris – MIEL – L1 6 MIEL : organisation 3 modules Environnement Technologique CMOS (ETC) 3L + 2 C + 3TP + 1 Visite de fonderie. technologie semi-conducteur, encapsulation, modélisation, simulation… Construction dune Bibliothèque Analogique (CBA) 3L + 6TP + 1 CC oral individuel (ETC + BCA). amplificateurs opérationnels, simulation… Construction dune Bibliothèque Numérique (CBN) 3L + 6TP + 1 Compte Rendu de µprojet. cellule logique, simulation… Évaluation en fin de briquette (TH11 ETC)

7 ENST Paris – MIEL – L1 7 plan La briquette MIEL Positionnement Rappels

8 ENST Paris – MIEL – L1 8 positionnement (1) 1 système = 1 circuit (SoC) … Plusieurs circuits intégrés = 1 système Plusieurs fonctions = 1 circuit intégré Plusieurs transistors = 1 fonction de base (cellule, porte) Plusieurs masques = 1 transistor

9 ENST Paris – MIEL – L1 9 positionnement (2) porte, transistor, masque Vdd 0 es es es d d s s g g b b 0

10 ENST Paris – MIEL – L1 10 positionnement (3) Conception de CI spécialisés (ASIC) © brique DESSIN – L1 Utilisation des bibliothèques et des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis, Les cellules numériques sont conçues et caractérisées.

11 ENST Paris – MIEL – L1 11 positionnement (4) Conception de circuits analogiques © brique ISER – Lx Utilisation des outils CAO du fondeur: Les modèles sont prédéfinis et leurs paramètres technologiques sont fournis, Les cellules analogiques sont à concevoir et à caractériser… Les bibliothèques de cellules paramétrables sont à construire…

12 ENST Paris – MIEL – L1 12 plan La briquette MIEL Positionnement Rappels Technologie CMOS État de lart (dimensions coûts) Principes dune filière Du sable au boîtier Du masque à la puce

13 ENST Paris – MIEL – L1 13 Technologie : état de lart (1) Grandeurunitévaleur Ø de tranchemm300 Densiténb_tr mm -2 250k Nb max couches interconnexion8+1 Aire max du circuit mm -2 900 Tension dalimentationV1,2 FréquenceGHz2,1 Consommation maxW130

14 ENST Paris – MIEL – L1 14 Technologie : état de lart (2) Grandeurunitévaleur Longueur de grilleµm0,11 Largeur de jonctionµm 0,18 Épaisseur de lisolant de grillenm3 Largeur du contactµm 0,15 Largeur du polysiliciumµm0,11 Largeur des viasµm 0,22 à 0,50 Largeur des métauxµm0,18 à 0,9

15 ENST Paris – MIEL – L1 15 Technologie : état de lart (3) Grandeurunitévaleur |Vth|V 0,25 |Ids sat |mA *µm -1 0,35 tp0 INV ps20 tp0 NAND2 ps 30 Coupe transistorCoupe interconnexions ©Fujitsu Microelectronics 2002 http://www.fujitsumicro.com/pdf/cs91.pdf

16 ENST Paris – MIEL – L1 16 Technologie : coût Grandeur19702000 Coût du CI ( mm -2 )121,2 Densité (nb_tr mm -2 )200250k Nouvelle usine Si (volume du marché)1/2001/150 Nouvelle usine Si (M )121800

17 ENST Paris – MIEL – L1 17 Technologie : filière sable Purification par fusion de zone Découpe des tranches «wafer» «slice» Processus technologique photolithogravure… Découpe des puces «chip» «die» encapsulation «packaging» Si Croissance dun lingot de Si, Ø 300mm ( Si 1400°C)

18 ENST Paris – MIEL – L1 18 Technologie un exemple de contrainte Ø de tranche: 300mm Pureté du confinement classe 0,1 soit: nb_prt Ø>0,14µm < 35 m -3 PWP<0,035@0,14µ Particles per Wafer Pass ©RECIF Toulouse 2002 http://www.recif.com/

19 ENST Paris – MIEL – L1 19 photolithogravure msk quartz=SiO 2 msk Cr SiO 2 Si résine ps UV X 0,25µm 0,08µm

20 ENST Paris – MIEL – L1 20 photolithogravure msk quartz=SiO 2 msk Cr SiO 2 Si résine ps UV X 0,25µm 0,08µm

21 ENST Paris – MIEL – L1 21 photolithogravure SiO 2 Si résine ps Développement de la résine exposée Gravure du SiO 2

22 ENST Paris – MIEL – L1 22 photolithogravure SiO 2 Si Nettoyage de la résine

23 ENST Paris – MIEL – L1 23 croissance d'oxyde par diffusion locale oxide growth, field ox, thick ox, locos Oxydation avec consommation de Si 1000°C + 2MPa Si + O 2 SiO 2 Si résine ps Si 3 N 4 LOCOS Oxydation du Si par plasma 500°C + 50kPa Si + O 2 SiO 2 Oxydation thermique rapide RTO, four halogène 1000°C Si + O 2 SiO 2

24 ENST Paris – MIEL – L1 24 gravure etching SiO 2 résine ps Gravure chimique humide, isotropique SiO 2 pas Si: 4HF + SiO 2 SiF 4 + 2H 2 O Gravure physique sèche, anisotropique - plasma (13Pa + 10Mhz) - plasma réactif de CF 4 Si

25 ENST Paris – MIEL – L1 25 dépôt deposition + + + + + - - - - - Ar + Pulvérisation cathodique 100°C Ti, W, TiN Vapeur chimique réactive 50Pa + (400°C à 800°C) LPCVD. SiH 4 Si + 2H 2. SiH 4 + 2O 2 SiO 2 + 2H 2 O. 3SiCl 2 H 2 +4NH 3 SI 3 N 4 +3HCl+6H 2 Evaporation sous vide 100°C Al, Cu, Si

26 ENST Paris – MIEL – L1 26 Si 3 N 4 Nitrure Si P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si SiO 2 t ox =5nm locos t oc =0,6µm

27 ENST Paris – MIEL – L1 27 P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si SiO 2 t ox =5nm poly t ix =0,4µm locos t oc =0,6µm

28 ENST Paris – MIEL – L1 28 P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si SiO 2 t ox =5nm N+N+ SD N C BP As RPS poly t ix =0,4µm locos t oc =0,6µm

29 ENST Paris – MIEL – L1 29 P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si SiO 2 t ox =5nm P+P+ SD P C BN B N+N+ SD N C BP As RPS poly t ix =0,4µm locos t oc =0,6µm

30 ENST Paris – MIEL – L1 30 P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si t ox =5nm PSG t=1µm locos t oc =0,6µm P+P+ SD P C BN B N+N+ SD N C BP As TiSi 2 siliciure poly t ix =0,4µm SiO 2

31 ENST Paris – MIEL – L1 31 W t ix =1µm P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si t ox =5nm PSG t=1µm locos t oc =0,6µm P+P+ SD P C BN B N+N+ SD N C BP As TiSi 2 siliciure poly t ix =0,4µm SiO 2 V dd 0

32 ENST Paris – MIEL – L1 32 W t ix =1µm P-P- B N B=1*10 21 m -3 N-N- B P P=8*10 21 m -3 processus technologique CMOS Si t ox =5nm PSG t=1µm locos t oc =0,6µm P+P+ SD P C BN B N+N+ SD N C BP As TiSi 2 siliciure poly t ix =0,4µm SiO 2 V dd 0 Al Cu t ix =1µm es

33 ENST Paris – MIEL – L1 33 … et en vrai? LACM «CALOD» Filtre elliptique dordre 5 à capacités commutées

34 ENST Paris – MIEL – L1 34 plan La briquette MIEL Positionnement Rappels Introduction à lencapsulation Objectifs Familles Impacts sur la conception

35 ENST Paris – MIEL – L1 35 Introduction à lencapsulation (1) packaging Protéger le circuit contre Les chocs et les arrachements, Les rayonnements, Les pollutions… Communiquer avec lextérieur Les alimentations, Les horloges, Les signaux utiles. Dissiper la chaleur

36 ENST Paris – MIEL – L1 36 Introduction à lencapsulation (2) exemple du Dual In line Package (DIP) Broche «pin» «lead» Boîtier «package» Puce, circuit «chip» «die» Plot «pad» Fil de connexion «bonding wire»

37 ENST Paris – MIEL – L1 37 Introduction à lencapsulation (3) Au travers 2 côtés opposés b 2,54mm DIP QFP En surface 4 côtés 1mm b 0,4mm CSP BGA En surface Sous toute laire 1,27mm b 1mm Nb = nombres de broches = nb_e/s de la puce Ap = aire de la puce Ab = aire du boîtier b = pas de brochage

38 ENST Paris – MIEL – L1 38 Introduction à lencapsulation (3) Au travers 2 côtés opposés b 2,54mm DIP QFP En surface 4 côtés 1mm b 0,4mm CSP BGA En surface Sous toute laire 1,27mm b 1mm Ab Nb / 2 * b Ab >> Ap Ab (Nb / 4 * b ) 2 Ab > Ap Ab Nb * b 2 Ab Ap

39 ENST Paris – MIEL – L1 39 Introduction à lencapsulation (4) QFPQuad Flat Pack CSPChip-Scale Packaging PGAPin Grid Array BGA Ball Grid Arrays FC-BGAFlip-Chip BGA TAB-BGATape-Automated-Bonding BGA EBGAEnhanced BGA FBGAFine-pitch BGA FDH-BGAFace-Down Heat-enhanced BGA SOSmall Outline MCPMulti Chip Package

40 ENST Paris – MIEL – L1 40 Introduction à lencapsulation (5) QFP SON CSP PGA BGA FC BGA E BGA MCP DIP ©Fujitsu Microelectronics 2002 http://www.fujitsumicro.com/pdf/aptbroc.pdf

41 ENST Paris – MIEL – L1 41 conséquences Prise en compte de la température dans les modèles Importance de la distribution du signal dhorloge Rapport entre les temps de propagation Dans les portes Dans les interconnexions Circuits damplification pour les plots Ce INV 5fFCu PLOT 5pF

42 ENST Paris – MIEL – L1 42 plan La briquette MIEL Positionnement Rappels Réduction des dimensions «scaling down» Impacts sur les performances Impacts sur le rendement

43 ENST Paris – MIEL – L1 43 Réduction des dimensions les interconnexions B Si P - isolant de champ SiO 2 t oc t ix L ix W ix Si poly connexion

44 ENST Paris – MIEL – L1 44 Réduction des dimensions les transistors B Si P - Si N + S LjLj t ox SiO 2 Isolant de grille L W Si poly G D

45 ENST Paris – MIEL – L1 45 Réduction des dimensions scaling down réductions k > 1 L (L, L j, L ix )L/k W (W, W ix )W/k t (t ox, t oc, t ix )t/k V (V dd, V th V dd /5)V/k caractéristiques Rds 0 Rds 0 R ix R ix *k CC/k tr = Rds 0 C tr /k ix = R ix C ix ix

46 ENST Paris – MIEL – L1 46 Rendement = nb éléments bons nb éléments produits Ligne de fabrication de tranchesR L Mesures de la puce sur trancheR P Assemblage: puce dans le boîtierR A Test finalR F Test qualitéR Q Rendement yield

47 ENST Paris – MIEL – L1 47 Rendement yield Rendement total R T = R L * R P * R A * R F * R Q Technologie émergente R T = 0,5 * 0,2 * 0,8 * 0,7 * 0,9 = 0,05 Technologie stabilisée R T = 0,9 * 0,8 * 0,95 * 0,95 * 0,99 = 0,64

48 ENST Paris – MIEL – L1 48 Rendement yield Aire du circuit (puce)A Densité surfacique de défautD répartition axiale sur la tranche répartition en fonction de la taille du défaut distribution (effet damas) R = 1 1 + A * D R = exp (- A * D) Rendement = nb éléments bons nb éléments produits

49 ENST Paris – MIEL – L1 49 réduction des dimensions et rendement Aire du circuit (puce)A / k 2 Densité surfacique de défautD * k 2 objets plus petits plus sensibles aux défauts plus petits : distribution des défauts : loi en 1/r 3 densité de défauts 1/r 2 Rendement constant

50 ENST Paris – MIEL – L1 50 réduction des dimensions Et si on en profitait pour intégrer un plus grand nombre de transistors sur une même aire de Si? Aire du circuit (puce)A Densité surfacique de défautD * k 2 RendementR / k 2 Les performances…


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