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1 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 1Xuan-Tu Tran : Soutenance de thèse12/02/2008 Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones : Application au réseau ANOC Xuan-Tu Tran Le 12 février 2008 M. Christian Landrault (CNRS, UMII, LIRMM) M. Habib Mehrez (UPMC, LIP6) Mme. Chantal Robach (INPG, LCIS) M. Jean Durupt, (CEA-LETI, MINATEC) M. Vincent Beroulle (INPG, LCIS) M. Yvain Thonnart (CEA-LETI, MINATEC) M. Bruno Rouzeyre (UMII, LIRMM) M. Mounir Benabdenbi (UPMC, LIP6) Rapporteur : Directeur de thèse : Co-encadrant : Examinateur :

2 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 2Xuan-Tu Tran : Soutenance de thèse12/02/2008 Introduction générale de la thèse CONTEXTE PROBLÈMES CONTRIBUTIONS SoC pour nouvelles applications multimédias, télécoms, etc. (complexité croissante, besoins accrus de performance) SoC pour nouvelles applications multimédias, télécoms, etc. (complexité croissante, besoins accrus de performance) Architectures NoC + GALS (NoC asynchrones) Architectures NoC + GALS (NoC asynchrones) Comment tester ces SoC (complexité, les IP sont profondément enfouies dans le système) Comment tester ces SoC (complexité, les IP sont profondément enfouies dans le système) Test des NoC (asynchrones) (Manque doutils CAO pour le test des circuits asynchrones) Test des NoC (asynchrones) (Manque doutils CAO pour le test des circuits asynchrones) Proposition dune architecture CVT pour les NoC asynchrones (Conception, Implémentation, Résultats, etc.) Proposition dune architecture CVT pour les NoC asynchrones (Conception, Implémentation, Résultats, etc.) Mise en œuvre de cette architecture au réseau ANOC (Génération des vecteurs de test, validation, résultats, etc.) Mise en œuvre de cette architecture au réseau ANOC (Génération des vecteurs de test, validation, résultats, etc.) Exploitations supplémentaires (Diagnostics, Vérification sur silicium, Test des IP) Exploitations supplémentaires (Diagnostics, Vérification sur silicium, Test des IP)

3 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 3Xuan-Tu Tran : Soutenance de thèse12/02/2008 Plan de la présentation Contexte et Motivation Des systèmes sur puce (SoC) aux réseaux sur puce (NoC) Test des systèmes sur puce : synchrones et asynchrones Proposition dune architecture CVT pour les NoC asynchrones Mise en œuvre de larchitecture développée au réseau ANOC Utilisations alternatives de larchitecture CVT Conclusions et perspectives

4 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 4Xuan-Tu Tran : Soutenance de thèse12/02/2008 Interconnexions dans les systèmes sur puce (SoC) Solutions dinterconnexion actuelles et leurs limitations La limitation de débit, la consommation dénergie, la synchronisation globale, etc. goulot détranglement dans la conception des SoC. Point à point Bus partagé Bus hiérarchique Liens dédiés Bus système Bus périphérique Passerelles

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6 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 6Xuan-Tu Tran : Soutenance de thèse12/02/2008 Logique asynchrone quasi insensible aux délais Synchronisations locales par poignées de main Encodage QDI 1 parmi n les données contiennent la requête Autant de signaux de requête que de valeurs possibles La porte de Muller implémente un rendez-vous sur ses entrées C Logiqu e Directe Logiqu e Retour C Logiqu e Directe Logiqu e Retour C Logiqu e Directe Logiqu e Retour requête acquittement requête acquittement Processus A Processus B ack 111 Z ZBA valeur 2 valeur 1 valeur 0

7 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 7Xuan-Tu Tran : Soutenance de thèse12/02/2008 ANOC : un réseau sur puce asynchrone (1/3) Caractéristiques du réseau ANOC Commutation de paquets Implémentation en logique asynchrone quasi-insensible aux délais (QDI) 2 canaux virtuels SAS : Interface synchrone/asynchrone NI : Interface réseau Application au circuit FAUST (2005) (Flexible Architecture of Unified System for Telecom) Pour les applications télécoms 4G ANOC 20 routeurs (topologie : maillage 2D) 23 unités de traitement (IP) Surface totale : ~ 80mm 2 (STM 130nm) NI SAS NI SAS NI SAS NI SAS NI SAS NI SAS NI SAS NI SAS NI SAS IP RRR RRR RR R

8 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 8Xuan-Tu Tran : Soutenance de thèse12/02/2008 ANOC : un réseau sur puce asynchrone (2/3) Mécanismes de communication Format de flits Message Paquet(s) (taille variable) Flit(s) (taille fixée à 34 bits) BoPEoPType de flit 10Flit den tête 00Flit de donnée 01Flit de fin 11Paquet 1-flit BoPEoPPayloadPath–to-Target BoPEoPPayload Flit den tête Flit de données ou flit de fin

9 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 9Xuan-Tu Tran : Soutenance de thèse12/02/2008 ANOC : un réseau sur puce asynchrone (3/3) Routeur du réseau 5 ports dentrée, 5 ports de sortie, 2 canaux virtuels Send0/1 Data Accept0/1 Unité dentrée Control Demux VC0 VC1 HPU Unité de sortie VC0 VC1 Mux Control (HPU : Header Parsing Unit) ANOC router NORD EST RES SUD OUEST

10 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 10Xuan-Tu Tran : Soutenance de thèse12/02/2008 Exigences et défis Qualité de service (latences, fiabilité) Programmation (ordre de données, flot de contrôle) Surcoût dimplémentation (routeur, interface réseau) Test & Debug (réseau de communication, unités de traitement)

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16 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 16Xuan-Tu Tran : Soutenance de thèse12/02/2008 Méthode de test pour les NoC asynchrones Test structurel Test de production Technique habituelle Nombreux outils disponibles Coût important de test CVT coûteuse en surface Absence doutils CAO Back-end difficile Test fonctionnel Vérification et/ou test de production Demande une connaissance de la fonctionnalité du circuit sous test Fonctionnalité simple Structure dinterconnexion Vecteurs de test facile à générer Faible contrôlabilité, observabilité Test fonctionnel avec wrappers Utilisation classique pour circuits synchrones Application aux NoC asynchrones [Efth05T, Ronc94P, Petl95S,Garc98S]

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19 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 19Xuan-Tu Tran : Soutenance de thèse12/02/2008 Architecture du wrapper de test 5 cellules ITC pour les entrées (ITC : Input Test Cell) 5 cellules OTC pour les sorties (OTC : Output Test Cell) Un contrôleur local WCM (WCM : Wrapper Control Module) Fonction « bypass » WCM OTC-3 ITC-3 ITC-1 OTC-1 ITC-0OTC-0 ITC-4 OTC-4 OTC-2ITC-2 Wrapper de test Routeur ANOC OUEST RES EST SUD NORD cfg-in cfg-out Bypass

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25 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 25Xuan-Tu Tran : Soutenance de thèse12/02/2008 Implémentation et résultats (1/2) Technologie 65nm de STM avec la bibliothèque TAL065nm du laboratoire TIMA Coût en surface 32,7% dun routeur testable 3 5% de la surface totale dun SoC Bande passante Débit max : 20M-vecteurs/s Débit normal : 10M-vecteurs/s Latence ajoutée Latence de communication en mode normal augmentée de 0,17ns par cellule Débit maintenu Débit de communication en mode normal maintenu à 500Mflits/s

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27 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 27Xuan-Tu Tran : Soutenance de thèse12/02/2008 Plan de la présentation Contexte et Motivation Proposition dune architecture CVT pour les NoC asynchrones Mise en œuvre de larchitecture développée au réseau ANOC Génération des vecteurs de test Application des vecteurs de test Résultats du test Utilisations alternatives de larchitecture CVT Conclusions et perspectives

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40 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 40Xuan-Tu Tran : Soutenance de thèse12/02/2008 Diagnostic (interconnexions) Input stage 4 IN_4 OUT_4 Output stage 4 Ctrl ~ 100 portes logiques~ 600 portes logiques ~ 40 portes logiques Input stage 0Output stage 0

41 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 41Xuan-Tu Tran : Soutenance de thèse12/02/2008 Vérification du réseau sur silicium (1/2) Transmissions concurrentes Ouest Nord Est WCM Res Sud P1 – VC0 P2 – VC0 Ouest Nord Est WCM Res Sud P1 – VC0 P2 – VC1

42 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 42Xuan-Tu Tran : Soutenance de thèse12/02/2008 Vérification du réseau sur silicium (2/2) Influence des paquets successifs

43 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 43Xuan-Tu Tran : Soutenance de thèse12/02/2008 Test des unités de traitement (IP) Architecture CVT est utilisée comme un TAM Un algorithme de test a été proposé NI IP Contrôleur IP-TW WCM SAS Interface réseau (NI) Wrapper de routeur en mode traversée Wrapper de routeur en mode bypass WCM IP sous test TESTEUR

44 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 44Xuan-Tu Tran : Soutenance de thèse12/02/2008 Plan de la présentation Contexte et Motivation Proposition dune architecture CVT pour les NoC asynchrones Mise en œuvre de larchitecture développée au réseau ANOC Utilisations alternatives de larchitecture CVT Conclusions et perspectives

45 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 45Xuan-Tu Tran : Soutenance de thèse12/02/2008 Conclusions Une méthode de test pour les réseaux sur puce asynchrones Modélisation, validation de la méthode Publications : IEEE-DDECS 2006, IEEE-ETS 2006 Réalisation et implémentation dune architecture CVT Réalisation, implémentation, optimisation, et intégration au circuit ALPIN, évaluation des résultats de cette implémentation (coût en surface, latence ajoutée, bande passante, etc.) Publications : IEEE-ETS 2007, ACM/IEEE-NOCS 2007 Application la méthode proposée au réseau ANOC ATPG, Algorithme de test, évaluation des résultats du test (couverture de fautes, temps dapplication du test, etc.) Publications : ACM/IEEE-NOCS 2008 Exploitation de larchitecture CVT développée pour plusieurs utilisations alternatives

46 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 46Xuan-Tu Tran : Soutenance de thèse12/02/2008 Perspectives Valider limplémentation physique de larchitecture CVT sur le circuit ALPIN Optimiser le temps dapplication du test pour les IP en considérant comme contrainte le coût de la surface additionnelle de larchitecture Configurer parallèlement les wrappers de test Ajouter des bypass reconfigurables Implémenter lunité GAC sur silicium afin de réaliser un NoC auto-testable Une étape très importante pour le transfert industriel BIST (Built-In Self-Test) du réseau asynchrone

47 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 47Xuan-Tu Tran : Soutenance de thèse12/02/2008 Merci de votre attention !

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50 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 50Xuan-Tu Tran : Soutenance de thèse12/02/2008 Stockage de données dans le wrapper Stockage de données entre des cellules de test Une donnée peut être stockée entre deux cellules S2 noc-in noc-out cell-in cell-out S1 MODE MUX LOCAL S2 noc-in noc-out cell-in cell-out S1 MODE MUX LOCAL S2 noc-in noc-out cell-in cell-out S1 MODE MUX LOCAL canal contient une donnée canal contient un code vide

51 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 51Xuan-Tu Tran : Soutenance de thèse12/02/2008 Co-simulation Générateur de Vecteurs de Test (GVT) Analyseur de Réponses (AR) Contrôleur Principal (CP) Routeur + Wrapper de test (VHDL ou Netlist model) Enveloppe SystemC sc-fifo links QDI links sc-fifo links QDI links Cfg-outCfg-in Send Data Accept0/1 Send Data Accept0/1 QDI links Interfaces: SystemC QDI Interfaces: SystemC QDI Ou modèle SystemC

52 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 52Xuan-Tu Tran : Soutenance de thèse12/02/2008 Circuit ALPIN Intégration dans le circuit ALPIN (Asynchronous Low Power Innovative NoC)

53 © CEA Tous droits réservés. Toute reproduction totale ou partielle sur quelque support que ce soit ou utilisation du contenu de ce document est interdite sans lautorisation écrite préalable du CEA All rights reserved. Any reproduction in whole or in part on any medium or use of the information contained herein is prohibited without the prior written consent of CEA 53Xuan-Tu Tran : Soutenance de thèse12/02/2008 Vérification du réseau sur silicium (2/2) Influence des paquets successifs TW1 en mode normal TW2 nest pas configuré jusquau moment où les paquets sont prêts à lentrée Ouest de TW2


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