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Utilisation des liaisons séries embarquées dans les FPGA XILINX.

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1 Utilisation des liaisons séries embarquées dans les FPGA XILINX

2 Participation au Firmware de la TCC68 Utilisation du Virtex II Pro 1 er FPGA Xilinx à contenir des modules séries haute vitesse intégrés Le Rocket IO : intégration au FPGAs dune interface série rapide Le Rocket IO : intégration au FPGAs dune interface série rapide Possibilité de réaliser des liens série haute vitesse avec larchitecture ordinaire dun FPGA Possibilité de réaliser des liens série haute vitesse avec larchitecture ordinaire dun FPGA

3 Le Rocket IO 1 ère intégration dans les Virtex II Pro ~ ère intégration dans les Virtex II Pro ~2001 Collaboration entre Xilinx, Mindspeed, IBM et WindRiver Collaboration entre Xilinx, Mindspeed, IBM et WindRiver Xilinx Expertise FPGA, avec : Xilinx Expertise FPGA, avec : - SELECTIO (entrées/sorties Multiples standards jusquà 840 Mb.s -1 dans les Virtex II Pro) - XCITE (Controlled Impedance Technology) pour l Intégrité de Signal

4 Le Rocket IO MindSpeed SkyRail : IPs Transmetteurs à Performances (600 Mb à Gbits.s -1 ) et manufacturabilité prouvées MindSpeed SkyRail : IPs Transmetteurs à Performances (600 Mb à Gbits.s -1 ) et manufacturabilité prouvées PCS Physical Coding Sublayer PMA Physical Media Attachement

5 Le Rocket IO IBM manipulation live : PowerPC 405 IBM manipulation live : PowerPC 405 connectique : CoreConnect Bus connectique : CoreConnect Bus WindRiver Compiler, Soft Debugger et WindRiver Compiler, Soft Debugger et Hardware Probe : lien software Solution Complète avec support sur chaque partie du flow Solution Complète avec support sur chaque partie du flow Concurrent des SoC haute bande passante auparavant uniquement ASICs

6 Le Rocket IO : solutions intégrées Standards complètements intégrés : Standards complètements intégrés : Ethernet, Fast Ethernet, Gigabit Ethernet, Infiniband et XAUI (Ethernet 10 Gbits) Possibilité de customiser, mixer les Paramètres Vs Circuit externe : Puissance Vs Circuit externe : Puissance utilisation surface PCB utilisation surface PCB lignes sur les bus lignes sur les bus contrôle des terminaisons, du swing et possibilité de préaccentuation optimiser le rapport signal/bruit contrôle des terminaisons, du swing et possibilité de préaccentuation optimiser le rapport signal/bruit

7 Power Switching : Power Switching : signal Power off place les RIO au niveau BIAS signal Power off place les RIO au niveau BIAS Le Rocket IO : solutions intégrées Configurable en partie même en cours de fonctionnement à partir du cœur FPGA et du PowerPC (ICAP) possibilité de couper (externe) les alims de terminaison des Pads VTTX/RX ports de sortie ports de sortie en HighZ

8 Complications… Les inconvénients : Les inconvénients : - Composant rapide modèles dédiés pour la simulation modèles dédiés pour la simulation HSPICE : analogique (modèles encryptés) SmartModels : logique (également cryptés) circuits boîtes noires circuits boîtes noires Font le lien avec les modèles Swift (librairies HDL encryptées)

9 Lévolution Logicielle a un coût - Modèles analogiques hautes fréquences : convergence simulateur : pas simulation picoseconde pas simulation picoseconde temps simulation du même rapport temps simulation du même rapport - Modification doptions du simulateurs - Utilisation des librairies Swift avec les simulateurs Licences de niveau supérieur ~30 simulateurs supportés Ex : ModelSim versions PE, SE ou XEIII et pas XE

10 Linstallation des Librairies Installation SmartModels Installation SmartModels utilitaire Xilinx sl_admin [2] utilitaire Xilinx sl_admin [2] Compilation librairies Verilog cryptées Compilation librairies Verilog cryptées Environnement Simulateur Environnement Simulateur

11 Lexemple de la TCC68 Lien SRP (Selective Readout Processor) réalisée au CEA/DAPNIA (Irakli Mandjavidze) Lien SRP (Selective Readout Processor) réalisée au CEA/DAPNIA (Irakli Mandjavidze) Implémentation dun lien Customisé à 1.6 Gbits avec 8b/10b, Calcul de CRC Implémentation dun lien Customisé à 1.6 Gbits avec 8b/10b, Calcul de CRC Les problèmes rencontrés : Les problèmes rencontrés : La compilation : version et param. du simulateur Les constantes (Nombreuses et parfois obscures), génériques vs signaux Les constantes (Nombreuses et parfois obscures), génériques vs signaux

12 Attention!!! Un certain nombre de contraintes à respecter : Outre, la précision des alims et des circuits de protection Le Jitter de lhorloge externe (60ppm) Le Jitter de lhorloge externe (60ppm) Pads et Buffers dhorloge à utiliser Pads et Buffers dhorloge à utiliser Les différents domaines dhorloge à générer en interne pour récupération, réception, transmission, contrôle… Les différents domaines dhorloge à générer en interne pour récupération, réception, transmission, contrôle… Un guide de lutilisateur lourd et manquant parfois de cohérence et de détails alors que peu synthétique. Un guide de lutilisateur lourd et manquant parfois de cohérence et de détails alors que peu synthétique. Paramétrage complexe et non intuitif Paramétrage complexe et non intuitif Merci à … Merci à …

13 Synthèse Complexité Complexité à 1 ère vue, quelques semaines devraient suffire à 1 ère vue, quelques semaines devraient suffire En fait… quelques mois et plusieurs lectures avec prise de notes En fait… quelques mois et plusieurs lectures avec prise de notes Formations (ex: MVD) : quelques jours, jargon accumulé au fur et à mesure des développements, difficulté daccès Formations (ex: MVD) : quelques jours, jargon accumulé au fur et à mesure des développements, difficulté daccès plus utile pour une synthèse et un support plus utile pour une synthèse et un support Appel à laide Appel à laide Mais Robustesse, précision et observabilité Mais Robustesse, précision et observabilité

14 Un autre cas Le rocket IO a de nombreux avantages Mais, Fréquences < 840 Mbits.s -1 implémenter un lien série à la main peut être plus rentable implémenter un lien série à la main peut être plus rentable Description + proche du hardware Description + proche du hardware Permet dapprocher de + près la structure du FPGA (meilleure maîtrise des enjeux) Permet dapprocher de + près la structure du FPGA (meilleure maîtrise des enjeux) Meilleure maîtrise de la synthèse Meilleure maîtrise de la synthèse Compétences + réutilisables Compétences + réutilisables

15 Situation Modèles disponibles dans les notes dapplication Xilinx qui possède de très bons développeurs FPGA (Ex : xapp265 [5] par Nick Sawyer). Données du LHC : TCC DCC (concentration de données) Lien cuivre à 720 Mb.s -1 réceptionné par un circuit de déserialisation fondeur (DS92LV18) Protocole de données peu standard.

16 Spécifications Horloge récupérée sur les données série mais pas avec un code Manchester, signaux NRZ… avec un code Manchester, signaux NRZ… Transmission directe de la Clock en début de Transmission directe de la Clock en début de mot mot (équivalent de la master transition du CIMT) Régularité des transition forcée :

17 Détachement du modèle Problème : Change la fréquence de transmission, Perte de la symétrie des puissances de 2. MHz, Mots de 16 MHz 640 Mb.s -1 normalement 640 Mb.s -1 normalement Ici 720 Mb.s -1. Machine de génération des trames séries Machine de génération des trames séries plus complexe plus complexe

18 Marge, enjeux, Robustesse Horloges : rapport cyclique 1/9 + bascules DDR fréq. interne 360 MHz fréq. interne 360 MHz Utilisation multiplication dhorloge DCM : fréq. < 640 Mb.s -1 conseillé (Jitter) Point crucial : placement fortement contraint des bascules du design (location absolue) routabilité et respect des contraintes de timings très fortes. routabilité et respect des contraintes de timings très fortes.

19 Schéma du Sérialiseur 720 MHz

20 Netteté des signaux A loscilloscope en sortie de la carte (3 jours daccumulation) Oscilloscope Lecroy Bande Passante 500MHz 5 Gsample/sec

21 Validité Utilisation de Matlab pour processer les données échantillonnées à loscilloscope Jitter calculé sur 5 Méga échantillons avec un oscilloscope Lecroy 500MHz 5Gsample/sec

22 Conclusion Fonction de la fréquence de fonctionnement Fonction de la fréquence de fonctionnement RIO très utile, plutôt facile dutilisation et robuste une fois maîtrisé RIO très utile, plutôt facile dutilisation et robuste une fois maîtrisé Bonnes performances et meilleure compréhension dans le 2 ème cas Bonnes performances et meilleure compréhension dans le 2 ème cas Utilisable également quand pas de RIO

23 Liens et Contacts Références : [1] RocketIO Users Guide [1] RocketIO Users Guide [2] Installation des librairies pour la simulation [2] Installation des librairies pour la simulation Dossiers de Presse Xilinx : [3] et [4] [3][4][3][4] [5] Application Note 265 (SerDes) [5] Application Note 265 (SerDes) Électroniciens responsables du développement des cartes sus citées : TCC68 : Yannick Gereebaert Yannick GereebaertYannick Gereebaert SRP : Irakli Mandjavidze Irakli MandjavidzeIrakli Mandjavidze Marques pages dans le Users Guide du RIO: P22 : schéma fonctionnel global p74 : liste des séquences de Clock correction p78 : machine détat de synchronisation du récepteur p143 : liste des K-characters


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