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Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet 2006 Distribution.

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1 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet 2006 Distribution d'horloge, etc Ecole d'électronique numérique

2 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Laboratoire Leprince-Ringuet Ecole Polytechnique LLR : latitude 48°42'44.18"N longitude 2°12'28.18"E

3 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Distribution d'horloge, etc Ecole d'électronique numérique Mise en œuvre des désérialiseurs à faible latence. Un cas concret pour CMS : La carte TCC68

4 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Electroniciens : M. Bercher, Y. Geerebaert, C. Jauffret, A. Karar, A. Mathieu, L. Zlatevski + M. Bouchel (LAL) Physiciens : P. Busson, P. Paganini Informaticiens : M. Cerruti, J. Gilly TCC : Trigger Concentrator Card Électronique hors détecteur (OD) du calorimètre électromagnétique (ECAL) de lexpérience CMS (CERN) Carte TCC68

5 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Une TCC, pour quoi faire ? Les différentes phases du projet Où en sommes nous aujourdhui ? Et après ? Carte TCC68

6 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 CMS est lun des 4 détecteurs présents sur laccélérateur du CERN, le LHC. Environnement de la carte TCC68

7 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Le détecteur CMS est composé de plusieurs sous-détecteurs dont : ECAL, le calorimètre électromagnétique Environnement de la carte TCC68

8 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Supercrystal Data Trigger primitives APD/VPT Preamp ADC Front-end board Le tonneau dECAL est composé de : –36 supermodules composés de : 68 Supercristaux composés de : –25 cristaux Soit cristaux ou 1700 supercristaux Environnement de la carte TCC68

9 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 1 supermodule en test au Batiment 867 du CERN Environnement de la carte TCC68

10 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Environnement de la carte TCC68 2 supermodules installés dans le détecteur CMS

11 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Tour de déclanchement 25 cristaux (TT) TCC (LLR) CCS (CERN) SRP (CEA DAPNIA) DCC (LIP) TCSTTC Primitives de Mbits/s OD DA kHz L1 Global TRIGGER Regional CaloTRIGGER Classification des tours de déclanchement (TTF) Indicateurs de lecture sélective (SRF) SLB (LIP) Données des (Xtal Datas) Trigger Concentrator Card Synchronisation & Link Board Clock & Control System Selective Readout Processor Data Concentrator Card Timing, Trigger & Control Trigger Control System Déclanchement de premier niveau (L1A) Auteur : R. Alemany LIP Environnement de la carte TCC68

12 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Réception série : solutions comparées Composant Récepteur Avantages: Faible latence ~ 3 périodes Inconvénients: Nombre de composants Consommation électrique Coût Récepteur intégré au FPGA Avantages: Nombre de composants Consommation électrique Coût Inconvénients: latence élevée ~ 25 (9) périodes Auteur : T. Romanteau LLR 16 bits – 40 MHz

13 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Réception série : solutions comparées Composant Récepteur Avantages: Faible latence < 3 périodes Inconvénients: Nombre de composants Consommation électrique Coût Récepteur intégré au FPGA Avantages: Nombre de composants Consommation électrique Coût Inconvénients: latence élevée ~ 25 (9) périodes Auteur : T. Romanteau LLR Vue partielle de Carte TCC68 Vue partielle de la carte DCC

14 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Les différentes phases du projet TCC68 Validation du choix du composant de déserialisation à faible latence : Agilent HDMP-1034A Avec son émetteur HDMP-1032A

15 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Les différentes phases du projet TCC68 Validation du choix du composant de déserialisation à faible latence : Agilent HDMP-1034A Avec lémetteur ASIC du CERN « GOL »

16 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Composition de la carte TCC68 ALTERA FPGA for VME P1 P2 P0 Clock Fanout 1:90 Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A // Datas Carte VME 9U (2 slots) 68 entrées 800 Mb/s =un supermodule (68 TT) 9 cartes filles SLB 6 récepteurs optiques 12 voies 72 désérialiseurs faible latence 6 FPGA (957 broches) 1 FPGA avec sérialiseur intégré 1 circuit TTCrx (interface CCS) Circuits de distribution dhorloge 1 FPGA (VME64x «plug & play») Principaux problèmes : Densité dinterconnexions, consommation électrique (~130W), distribution dhorloge « propre ». OD Connector XILINX FPGA Virtex2 pro Transciver E/O TTCrx Chip To DCC From CCS To SRP 68 x 800 Mb/s = 54,4 Gb/s 68 x 9bits / 25ns = 24,48 Gb/s 720 L1A 1,6 L1A

17 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Composition de la carte TCC24 ALTERA FPGA for VME P1 P2 P0 Clock Fanout 1:90 Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A Aglient HDMP 1034A // Datas Carte VME 6U (2 slots) 24 entrées 800 Mb/s 3 cartes filles SLB 2 récepteurs optiques 12 voies 24 désérialiseurs faible latence 2 FPGA (957 broches) Circuits de distribution dhorloge 1 FPGA (interface VME64x) Analyseur logique

18 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 QPLL 24 voies série // Sorties vers Analyseur logique TCC24 ( Trigger Concentrator Card 24 channels) Interface VME 24 voies série // 2xVirtex2 xc2v3000 SLB 1 La TCC24 en chiffres : Plus de 900 composants Plus de 4500 connexions Plus de 4200 vias –dont ~300 µ-vias

19 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Vue en coupe du circuit imprimé (PCB) de la TCC Composant BGA 957 pins µ-via percé au laser (120 µm) via adapté en impédance (50 ohms) Lignes différentielles pour signaux rapides (800 Mb/s) PCB 10 couches Classe 6 (120µm) µ-vias laser Vias adaptés x 400 mm Épaisseur : 2mm Isolant HTG 180°

20 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 PCB à empilement séquentiel Atlantec / ACB Core percé et métalisé (1 double face) Prepreg + µ-vias Core prepreg + µ-vias Prepreg + µ-vias Core prepreg + µ-vias Prepreg + µ-vias Core prepreg + µ-vias

21 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Banc de test TCC24 TCC 24 TCC Tester GOL Test Board Fibres optiques Oscilloscopes numériques rapides Analyseur logique Alimentations

22 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Tests de Latence de la TCC24 GOLNGK Tx TCC Tester NGK RxAgilent FPGA TCC c.u c.u c.u. Master transition (CIMT): b1100 Signal serie x8FB5 et x8FB5 16b 4b

23 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 GOLNGK Tx TCC Tester NGK RxAgilent FPGA TCC c.u c.u c.u. Temps passé dans la TCC 24 + fibre = 3.13 clock unit Estimation : 2 c.u dans le FPGA + alignement Latence 6 clock unit (Cahier des charges : 7 clock unit Max, Ouf…) 4 m de fibre optique Tests de Latence de la TCC24 (1 clock unit = 25 ns)

24 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Tests de la TCC24: BER et diagramme de loeil NGK Agilent Diagramme de loeil très ouvert

25 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 jitter très faible 20 ps cf. Agilent AN ps 20 ps Tests de la TCC24: BER et diagramme de loeil Ici : 625 / 20 = 31

26 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Carte TCC68 PCB 10 couches Classe 6 (120µm) µ-vias laser Vias adaptés x 400 mm Épaisseur : 2mm Isolant HTG 180°, low CTE Coût du prototype : ~20 Kuros La TCC68 en chiffres : Plus de 2700 composants Plus de connexions Plus de vias

27 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Carte TCC68 PCB 10 couches Classe 6 (120µm) µ-vias laser Vias adaptés x 400 mm Épaisseur : 2mm Isolant HTG 180°, low CTE Coût du prototype : ~20 Kuros

28 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 NB100LVEP224 Clock fanout 1:24 MC100EPT26 PECL to TTL 1:2 AGILENT HDMP-1034A x68 x12 TTCrx External clocks VIRTEX2 XC2VP4 Clk for Rio x6 + 1 V2pro AGILENT HDMP-1034A MC100EPT26 PECL to TTL 1:2 AGILENT HDMP-1034A x7 SLB 9 x9 (Cf. AN1568/D onsemi.com) External clock Uni to diff MC100LVEP111 Clock fanout 1:10 Rx_BC0 from CCS Rx_CLK from CCS TTCrx CLK SLB 1 Tx Clock TTCsig from CCS x9 differential unipolar QPLL MC100LVEP111 Clock fanout 1:10 Distribution dhorloge sur la TCC 1 entrée dhorloge venant de la carte voisine (CCS) circuits à alimenter avec cette horloge Niveaux logiques différents (LVTTL, LVDS, dLVPECL) Lignes longues (par rapport à la fréquence effective)

29 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Distribution dhorloge sur la TCC

30 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 NB100LVEP224 Clock fanout 1:24 MC100EPT26 PECL to TTL 1:2 AGILENT HDMP-1034A x68 x12 TTCrx External clocks VIRTEX2 XC2VP4 Clk for Rio x6 + 1 V2pro AGILENT HDMP-1034A MC100EPT26 PECL to TTL 1:2 AGILENT HDMP-1034A x7 SLB 9 x9 (Cf. AN1568/D onsemi.com) External clock Uni to diff MC100LVEP111 Clock fanout 1:10 Rx_BC0 from CCS Rx_CLK from CCS TTCrx CLK SLB 1 Tx Clock TTCsig from CCS x9 differential unipolar QPLL MC100LVEP111 Clock fanout 1:10 Distribution dhorloge sur la TCC 1 entrée dhorloge venant de la carte voisine (CCS) circuits à alimenter avec cette horloge Niveaux logiques différents (LVTTL, LVDS, dLVPECL) Lignes longues (par rapport à la fréquence effective) Terminaison : R = 1 Kohms Terminaison : R = 100 ohms

31 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Carte TCC68, où en sommes nous aujourdhui ? Tests effectués au LLR Ecriture firmware (VHDL) Ecriture Software (C++, root, Xdaq, Hal,…) Intégration au CERN avec les cartes voisines. Lancement de la production de 40 cartes (Les 3 premières sont testées avec succès) Coût : ~ / carte

32 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Et après ? Mai / Juin 2006 : 1 carte TCC pour la validation dun supermodule en faisceau test H4 au CERN De août à octobre 2006 : Test de la production (40 cartes) Intégration au CERN jusquà fin 2006 Correction du code VHDL et ajout de fonctionnalités

33 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Conception dune carte numérique rapide à lin2p3 Achat, négoce Conversion dénergie puissance Veille technologique Connaissance des fabricants de composants Numérique analogique mécanique physique des particules Utilisation Logiciels CAO Simulation Interprétation schéma routage VERILOG VHDL etc. Etre mobileRédacteur orateur Recruter Travailler en équipe Relations internationales testabilité Banc test JTAG intégration thermique optique Electronique Gestion de projet Compétences requises Logiciel de pilotage C, assembleur, etc.… Savoir sentourer de spécialistes dans chaque domaine

34 Yannick Geerebaert LLR / IN2P3 / CNRS / Ecole Polytechnique Palaiseau FranceEcole délectronique numérique in2p3, Roscoff 25 juin - 1 juillet /34 Liens & Réferences « High-Speed Digital Design: A Handbook of Black Magic » by Howard Johnson, Ph.D. and Martin Graham, Ph. D « Integrity Issues and Printed Circuit Board Design » by Douglas Brooks « QPLL home page » : « Articles on PCB design by D. Brooks» « CMS home page » : Documents Atlantec / ACB : Réseau des électroniciens : Personnes à contacter au LLR : utilisation RocketIO : Clément Jauffret, Thierry Romanteau. Conception de cartes rapides : Irakli Mandjavidzé (CEA), moi-même. voir ici :


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