La présentation est en train de télécharger. S'il vous plaît, attendez

La présentation est en train de télécharger. S'il vous plaît, attendez

Méthodologie de Conception de Cartes Rapides

Présentations similaires


Présentation au sujet: "Méthodologie de Conception de Cartes Rapides"— Transcription de la présentation:

1 Méthodologie de Conception de Cartes Rapides
Jean-Michel Sainson CERN IT-PS/EAS (Electronic Applications Support) Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

2 Programme Problématique de Développement de Cartes Rapides
Solution Basée sur le Flux de Conception de Circuits Imprimés Rapides Cadence® Partage des Taches Entre Conception & Implantation de Cartes Rapides Démonstration DDR SDRAM Description Exploration Capture & Setup Implantation du PCB Vérification & Analyses Conclusion Conclusion sur la Méthodologie Impact sur les Méthodes de Travail des Laboratoires Annexes Annexe 1: Approvisionnement et Vérification des Modèles IBIS Annexe 2: Limitations de la Version & Ameliorations Futures (15.0) Annexe 3: Sites WEB Cadence & Xilinx Annexe 4: First Switch Final Settle Delay Measurements Points Méthodologie de Conception de Cartes Rapides - Programme -

3 Problématique de Développement de Cartes Rapides
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

4 Exemple de Carte Rapide Pour LHCb
Carte Mezzanine Processeur de Réseau NP4GS3 La rapidité des technologies de cette carte (tr, tf < 500ps min) rendent critique l’intégrité des signaux et/ou le timing d’un grand nombre de lignes DATA-ALIGNED SYNCHRONOUS LINKS (DASL) 2 x 8 EIA/JEDEC JESD8-6 standard channel for differential HSTL (tr, tf = 300ps min) (Up to 625 Mbps per channel) 14 layers ± 10% Controlled Impedance Board 1088-Pin (CCGA) Package Fine Pitch 1.27 mm 815 I/O DRAM Control DASL A & B 2x 512kx18 SRAM (LU) 8Mx16 DDR (D3) 8Mx16 DDR (D2) 8Mx16 DDR (D1) 2x 8Mx16 DDR (D0) 512kx18 SRAM (SCH) PCI 32bits 33/66MHz 3.3V 2.5V NP4GS3 1.8V DRAM Control DRAM Control 2x 32Mx4 DDR PARITY (D6) 2x 32Mx4 DDR DATA (D6) 2x 32Mx4 DDR DATA (D6) 2x 8Mx16 PARITY (D4) 2x 8Mx16 DDR DATA (DS0) 2x 8Mx16 DDR DATA (DS1) 53.3 MHZ 125 MHZ JTAG DMUs DRAM Data DRAM Data Double Data Rate SDRAM INTERFACE JEDS8-9A SSTL2 Standard Stub Series Terminated Logic for 2.5V (tr, tf = 500ps min) CLK 133 MHZ A B C D 2 x 4 GIGABIT MEDIA INDEPENDENT INTEFACE UNITS (GMII) (4 GIGABIT ETHERNET) Full Duplex 8 bit data Bus 125 MHz Clock LVTTL (tr, tf = 400ps min) Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -

5 Caractérisation des Cartes Numériques Rapides
Contraintes des Cartes Numériques Rapides Familles logiques à front de commutation rapides comparativement aux longueurs des lignes Contrôle du nombre de Via Lignes simple ou différentielle à impédance contrôlée Diaphonie Obligation d’adapter (thévenin, série, rc, etc..) Maîtrise des temps de propagation maximum et minimum Contrôle des temps de propagation relatifs Longueur totale des gravures "etch" Boîtiers à très haute densité de broches Prise en compte de l’influence des boîtiers et des connecteurs Respect des temps de "setup & hold" Les Nets ont Souvent des Contraintes Multiples Grand pourcentage de NETS contraints Le Grand Pourcentage de NETS Contraints est Sûrement ce qui Caractérise le Plus une Carte Rapide La Prise en Compte des ces Besoins par le Flux de Conception est Maintenant Proposée par Différents Editeurs de CAO Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -

6 Solution Basée sur le Flux de Conception de Circuits Imprimés Rapides de Cadence®
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

7 Flux de Conception de Circuits Imprimés Rapides Cadence® PSD 14.2
Basé sur la Nouvelle Application "Constraint Manager" Fédérant Signal Explorer-Expert (SigXplorer) outil d’exploration de topologies physiques Concept-HDL outil de capture de schémas logiques SPECCTRAQuest SI Expert (SPECCTRAQuest) plat-forme d’analyse d’intégrité des signaux pre et post layout ALLEGRO-Expert (ALLEGRO) outil de placement routage interactif SPECCTRA routeur automatique optionnel Flux de Conception de PCB Rapides Implantation & Vérification Exploration Capture Setup Analyses Concept-HDL SPECCTRAQuest Allegro SPECCTRAQuest SPECCTRA Constraint Manager Constraint Manager SigXplorer SigXplorer SigXplorer SigXplorer SigXplorer Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

8 Exploration: SigXplorer (Exemple 1)
Capture et Simulation d’une Topologie SigXplorer de BUS Multipoints Modèles IBIS Dérivation contrôlées "T Points" Lignes de transmission 55  Simulation du BUS Multipoints Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

9 Exploration: SigXplorer (Exemple 2)
Capture et Simulation Paramétriques d’une Topologie d’Adaptation Série Résultats de Simulations Traduit en Contraintes Associées à la Topologie Variation paramétrique des longueurs de lignes (3 simulations) Tableau de résultats de simulations paramétriques Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

10 Exploration: SigXplorer (Exemple 3)
Capture et Simulation « H-Spice » d’une Topologie Multi-Gigabit FPGA XILINX Virtex II Le progiciel Xilinx "Rocket I/O™ SPECCTRAQuest High-Speed Design Kit" est dédié à l’implantation physique de la technologie Virtex-II Pro™ Gbs MGT de cette compagnie Les analyses préalables faites sous SigXplorer permettent d’évaluer les effets de l’ensemble des constituants de l’interconnexion Gigabit: préaccentuation, boîtiers, pistes différentielles, vias couplés, connecteurs, non appairage des pistes "skew", etc.. Ex: Eye Diagram avec ou sans préaccentuation Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

11 Implantation: Constraint Manager // Allegro-Expert (CM2AE)
Placement Dirigé par les Contraintes « Constraints Driven Placement » Violation de contrainte de placement d’une adaptation série. La longueur maximum permise de 800MIL entre l’émetteur et l’entrée de l’adaptation série est de 1340 MIL Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

12 Implantation: Constraint Manager // (Allegro-Expert+SPECCTRA)
Routage Dirigé par les Contraintes « Constraints Driven Routing » Respect de longueurs maximum (3250 MIL) de 4 lignes (ADDR0-ADDR3) d’un BUS Multipoint Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence® -

13 Partage des Taches Entre Conception & Implantation de Cartes Rapides
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

14 Phases de Conception Exploration et Analyses de Topologies avec SigXplorer Capture du Schéma sous Concept-HDL et des Contraintes associées avec Constraint Manager connecté à Concept-HDL (CM2C) Setup de la Carte sous SPECCTRAQuest et des Contraintes Associées avec Constraint Manager Connecté à SPECCTRAQuest (CM2SQ) Analyses Finales Après Implantation de la Carte avec Constraint Manager Connecté à SPECCTRAQuest (CM2SQ) Les phases d’Exploration sous SigXplorer, ainsi que celle d’analyses sous SPECCTRAQuest sont optionnelles, dépendantes de la méthode de conception utilisée; voir transparent No 18 (Principales Méthodes de Conception) Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

15 Phases d’Implantation du PCB
Placement / Routage puis Vérification du Circuit Imprimé Contraint avec Allegro-Expert et Constraint Manager Connecté à Allegro-Expert (CM2AE) Routage Automatique sous Contraintes Optionnel avec SPECCTRA Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

16 Taches de Conception Description Logique Description Physique
D  setup de la base de données physique (empilement, alimentation, etc..) D1 assignement des modèles IBIS sur la carte E  association des contraintes génériques (ECSets) aux Net physiques F  vérification du respect des contraintes après implantation G  analyse (simulation) des parties critiques après implantation A  capture du schéma B  capture de contraintes génériques (ECSets) B1 déclaration des librairies IBIS & développement de topologies contraintes C  exportation vers la base de données physique ALLEGRO Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

17 Taches d’Implantation du PCB
La fiabilité et l’exhaustivité du Setup de la base de données (empilement, alimentations, etc..) est capital pour le bon fonctionnement du Constraint Manager qui, si ce n’est pas le cas, peut avoir un fonctionnement erroné. .. vérification de l’ensemble des Setup de base ALLEGRO-Expert et des contraintes CM2AE  placement et routage interactif sous contraintes avec CM2AE // ALLEGRO-Expert ou automatique avec CM2AE // (ALLEGRO-Expert + SPECCTRA) Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

18 Principales Méthodes de Conception
But Vérification & Analyses d’Intégrité des Signaux ou de Timing Besoin de Modèle IBIS 1 Basée sur des Règles Implantation des règles de layout fournies par le fabricant de l’IC Non 2 Basée sur des Règles avec Simulations PCB Implantation des règles de layout fournies par le fabricant de l’IC Suivi d’une phase de vérification & analyses de la carte après implantation Oui 3 Développement de Contraintes Développement de ses propres règles de layout, aucune directive provenant du fabricant de l’IC 4 Développement de Contraintes Avec Simulations PCB Développement de ses propres règles de layout, aucune directive provenant du fabricant de l’IC Suivi d’une phase de vérification & analyses de la carte après implantation Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

19 Démonstration DDR SDRAM (Description)
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

20 Objet de la Démonstration
Placer et Router sur une Carte Mezzanine un Sous Ensemble d’Interface DDR SDRAM (D6) en Utilisant les Directives d’Implantation Physique Délivrées par le Constructeur du Processeur de Réseau NP4GS3 DRAM Control DASL A & B 2x 512kx18 SRAM (LU) 8Mx16 DDR (D3) 8Mx16 DDR (D2) 8Mx16 DDR (D1) 2x 8Mx16 DDR (D0) 512kx18 SRAM (SCH) PCI 32bits 33/66MHz 3.3V 2.5V NP4GS3 1.8V DRAM Control DRAM Control 2x 32Mx4 DDR PARITY (D6) 2x 32Mx4 DDR DATA (D6) 2x 32Mx4 DDR DATA (D6) 2x 8Mx16 PARITY (D4) 2x 8Mx16 DDR DATA (DS0) 2x 8Mx16 DDR DATA (DS1) 53.3 MHZ 125 MHZ JTAG DMUs DRAM Data DRAM Data A B C D 64 MB DDR SDRAM 6 Samsung (32X4) K4H280438C-TCA2 I/O technologies Stub series Terminated Logic 2.5V (SSTL2) & CMOS 66 pins TSOP II Package D6 INTERFACE ARCHITECTURE 18 bits DATA BUS 13 bits ADDRESS BUS Differential Clock Clock Cycle 133 MHZ Double-data rate architecture; two transfers per clock cycle I/O technologies Stub series Terminated Logic 2.5V (SSTL2)& CMOS Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

21 Directives du Fabricant d’IC (1/2)
Règles CNTRL_ADDR Circuit équivalent d’adaptation des lignes multidrop CNTRL & ADDR = 50  Empilement à impédance contrôllée de la carte = 55   10 % Distance maximum entre le NP4GS3 et la SDRAM la plus éloignée ne doit pas dépasser 3.25 inches Les dérivations (stub) vers les broches SDRAM ne doivent pas être supérieure à 0.25 inches Adaptation Thévenin 50  Stub  0.25 inches Zo = 55   10% L  3.25 inches Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

22 Directives du Fabricant d’IC (2/2)
Règles DA_DQS Toutes les lignes DATA et DQS doivent être adaptées avec une résistance série de  éloignée au maximum de 1 inch du NP4GS3 La partie adjacente au NP4GS3 ne doit pas représenter plus de 25 % de la longueur totale La longeur L de chaque bus DATA ou strobe DQS associé doit etre comprise entre 1 inch  L  3.25 inches Chaque ensemble de 4 lignes DATAx doit avoir un glissement "skew" de  70 ps par rapport au strobe associé DQSx. Des simulations IBIS sont recommandées pour vérifier ce timing NP4GS3 DDR SDRAM (32M x 4) SAMSUNG K4H280438C 4 DATA LINES DQS0 22-29 Ohms DQS1 1 DATA LINES DQS5 DQS2 DQS3 DQS4 1 inch  L  3.25 inches  1 inch DQS (Vs) 4 DATA skew ± 70 ps 4 DATA LINES Zo = 55   10% 22-29 Ohms Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

23 Taches de Conception D1 D1 C C D D Capture Capture Layout DTB Setup Layout DTB Setup A A Concept Concept - - HDL HDL Design Sync Design Sync Design Sync SPECCTRAQuest SPECCTRAQuest SPECCTRAQuest Export Phys Export Phys Export Phys De / Vers Constrained Constrained Schematic Schematic Constrained Constrained Constrained Import Phys. Import Phys. Import Phys. Board Board Board (.BRD) (.BRD) (.BRD) (.BRD) Implantation Database Database Database Avant Implantation Constraint Manager Constraint Manager Constraint Manager Constraint Manager Connected Connected Connected Connected Après Implantation to Concept to Concept - - HDL HDL to to SPECCTRAQuest SPECCTRAQuest Physical Physical E E NETs NETs F F ECSets ECSets B B ECSets ECSets G G B3 C  Concept-HDL: exportation vers la base de données physique (Packager-XL +NETREV) D  SPECCTRAQuest-Expert: Setup de la base de données; cross section, identification nets DC, Autosetup des modèles discrets (R, L, C) D1 SPECCTRAQuest-Expert: Assignation des modèles Ibis: (6 x DDR SDRAM & 1 x NP4GS3) E  CM2SQ: CNTRL_ADD & DA_DQS: Association des contraintes ECSets aux NETs physiques F  CM2SQ: Vérification non violation après implantation G  CM2SQ: Simulation skew  70 ps bus DATAx & DQSx après implantation SigXplorer SigXplorer SigXplorer B2 Constrained Constrained Constrained Topologies Topologies Topologies (.TOP) (.TOP) (.TOP) (.TOP) B1 Exploration Exploration Exploration A  Concept-HDL: capture du schéma B  CM2C: capture des ECSets CNTRL_ADD B1 SigXp: déclaration des libraries Ibis (Dml) (DDR SDRAM & NP4GS3) préalable à la capture de la topologie DA_DQS (XNet) B2 SigXp: capture de la topologie contrainte DA_DQS B3 Concept-HDL : importation de la topologie contrainte DA_DQS de SigXp Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

24 Taches d’Implantation du Circuit Imprimé
 +  +  +  vérification de la conformité du Setup avec ALLEGRO-Expert et/ou SPECCTRAQuest-Expert - Empilement de la carte (résultats plus précis avec SPECCTRAQuest) - Identification des nets DC - Autosetup des modèles discrets (R, L, C) - Assignation des modèles Ibis composants actifs (6 x DDR SDRAM & 1 x NP4GS3)  vérification de l’association des ECSets aux NETs physiques depuis CM2AE  placement et routage automatique sous contraintes avec CM2AE // (ALLEGRO-Expert + SPECCTRA) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

25 Démonstration DDR SDRAM (Exploration Capture & Setup)
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

26 [ Tache A ] Capture du Schéma Concept-HDL
Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

27 [ Tache B1 ] Declaration des Libraries Ibis Depuis SigXp
Déclaration des Librairies Depuis SigXp ( Préalable à la Capture Topologie DA_DQS ) 28h4088a.dml (ou ibis) librairie provenant du site WEB SAMSUNG np4gs3b.dml (ou ibis) librairie fournie par le fabricant de l’IC Ces deux cellules I/O seront utilisées pour développer la topologie contrainte DA_DQS Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

28 [ Taches B + B3 ] Vue d’Ensemble des ECSets Depuis Concept-HDL
ECSets CNTRL_ADD & DA_DQS ECSet: Wiring Worksheet ECSet: Impedance Worksheet ECSet: Min/Max Propagation Delays Worksheet ECSet: Relative Propagation Delay Worksheet Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

29 [ Tache C ] Exportation Vers la Base de Données Physique
Carte Mezzanine Cible à Impédance Contrôlée 6 couches 55 Ohms ± 10 % Empilement dépendant du procédé de fabrication de la carte Un minimum de structures microstrip et stripline typiques doivent tout d’abord être définies Si nécessaire pour le routage, des couches internes stripline supplémentaires pourront être ajoutées plus tard pendant la phase d’implantation Les impédances des structures microstrip et stripline sont calculées en temps réel par le Field Solver interne à SPECCTRAQuest. Chaque changement de paramètre de l’empilement (largeur de ligne, etc..) peut être evalué pour trouver une combinaison optimum de l’empilement Cadence® High-Speed PCB Design Flow - Basic Layout Data Base Setup -

30 [Tache E ] Association des Contraintes ECSet aux Net Physiques (1/4)
Vue Globale des Association Impédance aux Net Physiques de la Carte Contrainte générique (ECSets) ECSet référencés Contraintes d’impédance associées aux NET physiques de la mezzanine Colonnes d’objets Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

31 [Tache E ] Association des Contraintes ECSet aux Net Physiques (2/4)
Vue Globale des Associations Min/Max Prop Delay aux Net Physiques de la Carte ECSet CNTRL_ADDR Contraintes longueur Min/Max associées aux NET physiques de la mezzanine Pin Pair DATA0 ECSet DA_DQS Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

32 [Tache E ] Association des Contraintes ECSet aux Net Physiques (3/4)
Vue Globale des Association des wiring aux Net Physiques de la Carte ECSet CNTRL_ADDR Contraintes wiring associées aux NET physiques de la mezzanine ECSet DA_DQS Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

33 [Tache E ] Association des Contraintes ECSet aux Net Physiques (4/4)
Vue Globale des Associations Mached Group 1 (M1) aux Net Physiques de la Carte Objet Match Group (M1) crée automatiquement durant l’association DA_DQS 5 objets membres du Match Group M1 Pin Pair de référence target (DQS0) Sélection de la target DQSO Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

34 Démonstration DDR SDRAM (Implantation du PCB)
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

35 [Implantation] Placement Sous Contraintes
Constraint Manager // (Allegro-Expert + SPECCTRA)  (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA)  (CM2SQ) Violation du temps de propagation maximum après placement de IC5 CM2AE Worksheet: Min/Max Propagation Delays Control de violation interactif. Deux possibilités: Electrical DRC marker (noeud papillon) Couleurs et valeurs de CM2AE Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

36 [Implantation] Placement Sous Contraintes
Constraint Manager // (Allegro-Expert + SPECCTRA)  (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA)  (CM2SQ) Violation du temps de propagation maximum après placement de l’adaptation série R6 (DQS0) CM2AE Worksheet: Min/Max Propagation Delays La résistance d’adaptation série R6 de la ligne DQS0 est trop éloignée de l’émetteur du NP4GS3. Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

37 [Implantation] Routage Sous Contraintes
Constraint Manager // (ALLEGRO-Expert (CM2AE) + SPECCTRA)  (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA)  (CM2SQ) Routage ALLEGRO/SPECCTRA automatique d’une topologie daisy-chain contrainte avec des stub de longueur max 250 mils CM2AE Worksheet: Wiring Longueur des stub après routage Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

38 [Implantation] Routage Sous Contraintes
Constraint Manager // (ALLEGRO-Expert + SPECCTRA)  (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA)  (CM2SQ) Contraintes multiples sur le Mached Group M1 automatiquement prises en compte par le duo ALLEGRO/SPECCTRA Worst case  8 ps CM2AE Worksheet: Relative Propagation Delay Match Group (DA_DQS_M1) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

39 Démonstration DDR SDRAM (Vérification & Analyses)
Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

40 [Tache F] Vérification de Non Violation Avant Fabrication du PCB
Sous-ensemble DDR SDRAM (D6) Partiellement Placé & Routé : Composants placés sur les deux faces Lignes routées ADD <0..3> et DATA <0..3> + DQS0 Aucune violation (Pas de DRC Marker) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

41 [Tache F] Vérification de Non Violation Avant Fabrication du PCB
CM2SQ: Exemple de Violation de Contrainte Violation de longueur length max ligne DQS0 Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

42 [Tache F] Extraction / Vérification de Topologie
Topologie SigXplorer ligne BUS Daisy-Chain ADDR1 Topologie Daisy Chain ADDR1 Longueur de Stub  250 mils Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

43 [Tache F] Simulation du Skew 1/2
Simulations Min First Switch Voir Annexe 4: points de mesure Min First Switch Delay Simulations Max Final Settle Voir Annexe 4: points de mesure Final Settle Delay Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

44 L’implantation satisfait les directives du fabricant d’IC
[Tache F] Calcul du Skew 2/2  max Min First Switch Max Final Settle Min First Switch Max Final Settle Rise Fall DATA0 1383 ps 1323 ps 1558 ps 1492 ps DATA1 1397 ps 1336 ps 1571 ps 1505 ps DATA2 1373 ps 1313 ps 1538 ps 1472 ps DATA3 1418 ps 1356 ps 1615 ps 1547 ps DQS0 1376 ps 1316 ps 1543 ps 1478 ps +  max = DATA(X) max – DQS0 + 42 ps + 40 ps + 72 ps + 69 ps -  max = DATA (X) min – DQS0 - 3 ps - 5 ps - 6 ps CONCLUSION L’implantation satisfait les directives du fabricant d’IC 2 ps au dessus des directives du fabricant Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

45 Conclusion Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

46 Conclusion sur la Méthodologie
Le flux de conception de circuits imprimés rapides PSD 14.2 de Cadence basé sur le Constraint Manager assure de manière intégrée la création, la gestion ainsi que la validation des intentions du concepteur Le flux est guidé par les directives du constructeur d’IC ou par les propres règles de layout du concepteur Sur l’exemple DDR SDRAM nous avons démontré que le flux est capable de traiter de manière automatique des lignes aux contraintes multiples La prise en compte des contraintes d’amont en aval de la conception augmentent les chances d’obtenir un prototype correct par construction Les simulations paramétriques de la technologie du circuit imprimé et du silicium permettent de définir le domaine de bon fonctionnement en production L’expérience que nous avons de la version PSD14.2 prouve qu’elle est maintenant suffisamment stable Des versions antérieures alors que le Contraint Manager n’existait pas ont été utilisées avec succès au Cern et par certains instituts IN2P3 Voir site Intranet Cern Méthodologie de Conception de Cartes Rapides - Conclusion -

47 Impact sur les Méthodes de Travail des Laboratoires
Pourquoi Introduire Cette Nouvelle Méthode de Travaille dans les Laboratoires IN2P3 ? Un minimum d’analyse des circuits imprimés, garantie de bon fonctionnement des systèmes d’électronique numérique actuels, devient incontournable Cette méthode est particulièrement adaptée aux développements de cartes rapides ayant un grand nombre de lignes rapides ou des canaux gigabit L’aspect formel de la méthode ne doit pas vous dissuader à l’aborder de manière plus souple et directe. Par exemple, les phases d’exploration avec SiXplorer ou de vérification avec SPECCTRAQuest, peuvent être abordées de manière autonome Se poser des questions, paramétrer, analyser, simuler, aura forcément des retombées positives sur la qualité de vos cartes rapides A qui est elle destinée ? Les phases de conception sont naturellement de la responsabilité des développeurs de cartes numériques Alors que la phase d’implantation reviendrait plutôt aux experts implanteur de circuits imprimés Comment ? Vérifier que les bibliothèques Cadence supportent correctement les attributs spécifiques à l’analyse SI Commencer simplement pour se familiariser avec les nouveaux concepts d’analyse SI Se former à l’extérieur et/ou monter des formations spécifiques Il serait bien d’avoir au moins une personne spécialisée capable de donner conseils et support de base dans chaque laboratoire Méthodologie de Conception de Cartes Rapides - Conclusion -

48 Annexes Méthodologie de Conception de Cartes Rapides - Ecole d‘Electronique Numérique IN2P3 Cargèse

49 Annexe 1: Approvisionnement et Vérification des Modèles IBIS
Approvisionnement Modèles IBIS Vérification syntaxes IBIS puis DML Vérification de base de la précision des modèles Méthodologie de Conception de Cartes Rapides - Annexes -

50 Annexe 2: Limitations de la Version 14. 2 & Ameliorations Futures (15
Limitations sur CM2C (PE 14.2) Ne sait pas traiter les objets Pin Pairs, XNets ainsi que les Paires Différentielles La version 15.0 annoncée pour l’automne 2003 les supportera Limitations sur CM2SQ (PE 14.2) Ne supporte pas les Paires Différentielles Des problèmes de mises à jour des résultats de contraintes simulées subsistent Version PE 15.0; Améliorations Apportées Dans le Support de Lignes Différentielles Possibilité de définir un ensemble complet de règles différentielles d’amont en aval du flux, permettant un placement routage dirigé par contraintes Un couple de lignes différentielles est considéré comme une entité permettant un routage interactif guidé en temps réel par une bannière donnant des informations de phase délai et via patterns Possibilité de paramétrer le mode commun et d’estimer l’influence des boîtiers "die pads" Méthodologie de Conception de Cartes Rapides - Annexes -

51 Annexe 3: Sites WEB Cadence & Xilinx
Site de référence des concepteurs de cartes rapides sous Cadence Très riche en conseils, FAQ, notes d’applications, "white papers" , presentations, forums, séminaires, formation en ligne "webinar", etc.. Parfaitement maintenu par Cadence Site de référence des implanteurs de cartes rapides sous Cadence Fait dans le même esprit que le site SPECCTRAQuest Pour le téléchargement du progiciel Xilinx "SPECCTRAQuest High-Speed Design Kit" dédié à l’implantation physique de la technologie 3GIO (3,125 Gbps) Rocket I/O™ de cette compagnie Produit Xilinx développé en collaboration avec Cadence L’idée du KIT est d’évaluer de manière simple fiable et rapide le comportement de la technologie milti-gigabit Xilinx avant fabrication du circuit imprimé. En fait pour la version 14.2 la phase d’exploration est la seule qui soit actuellement complètement supportée. La version 15.0 devrait combler les limitations des lignes différentielles Méthodologie de Conception de Cartes Rapides - Annexes -

52 Annexe 4: First Switch Delay Measurements Points
Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined measurement voltage (Vmeas) First Switch Delay Is the time to reach the first threshold voltage encountered minus the Buffer Delay for the driver: - First Switch (rising) = time to reach Vil - buffer delay - First Switch (falling) = time to reach Vih - buffer delay Méthodologie de Conception de Cartes Rapides - Annexes -

53 Annexe 4: Final Settle Delay Measurements Points
Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined measurement voltage (Vmeas) Final Settle Delay Is the time to reach the second threshold voltage encountered and stay above or below it, minus the Buffer Delay for the driver: - Final Settle Delay (rising) = time to reach Vih - rising buffer delay - Final Settle Delay (falling) = time to reach Vil - falling buffer delay Méthodologie de Conception de Cartes Rapides - Annexes -


Télécharger ppt "Méthodologie de Conception de Cartes Rapides"

Présentations similaires


Annonces Google