La présentation est en train de télécharger. S'il vous plaît, attendez

La présentation est en train de télécharger. S'il vous plaît, attendez

1 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse 2003 - Méthodologie de Conception de Cartes Rapides Jean-Michel.

Présentations similaires


Présentation au sujet: "1 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse 2003 - Méthodologie de Conception de Cartes Rapides Jean-Michel."— Transcription de la présentation:

1 1 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Méthodologie de Conception de Cartes Rapides Jean-Michel Sainson CERN IT-PS/EAS (Electronic Applications Support) (Electronic Applications Support)

2 2Programme Problématique de Développement de Cartes Rapides Problématique de Développement de Cartes Rapides Solution Basée sur le Flux de Conception de Circuits Imprimés Rapides Cadence ® Solution Basée sur le Flux de Conception de Circuits Imprimés Rapides Cadence ® Partage des Taches Entre Conception & Implantation de Cartes Rapides Partage des Taches Entre Conception & Implantation de Cartes Rapides Démonstration DDR SDRAM Démonstration DDR SDRAM Description Description Exploration Capture & Setup Exploration Capture & Setup Implantation du PCB Implantation du PCB Vérification & Analyses Vérification & Analyses Conclusion Conclusion Conclusion sur la Méthodologie Conclusion sur la Méthodologie Impact sur les Méthodes de Travail des Laboratoires Impact sur les Méthodes de Travail des Laboratoires Annexes Annexes Annexe 1: Approvisionnement et Vérification des Modèles IBIS Annexe 1: Approvisionnement et Vérification des Modèles IBIS Annexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0) Annexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0) Annexe 3: Sites WEB Cadence & Xilinx Annexe 3: Sites WEB Cadence & Xilinx Annexe 4: First Switch Final Settle Delay Measurements Points Annexe 4: First Switch Final Settle Delay Measurements Points Méthodologie de Conception de Cartes Rapides - Programme -

3 3 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Problématique de Développement de Cartes Rapides

4 4 Exemple de Carte Rapide Pour LHCb 2 x 4 GIGABIT MEDIA INDEPENDENT INTEFACE UNITS (GMII) (4 GIGABIT ETHERNET) Full Duplex 8 bit data Bus 125 MHz Clock LVTTL (tr, tf = 400ps min) DATA-ALIGNED SYNCHRONOUS LINKS (DASL) 2 x 8 EIA/JEDEC JESD8-6 standard channel for differential HSTL (tr, tf = 300ps min) (Up to 625 Mbps per channel) Carte Mezzanine Processeur de Réseau NP4GS3 Carte Mezzanine Processeur de Réseau NP4GS3 La rapidité des technologies de cette carte (tr, tf < 500ps min) rendent critique lintégrité des signaux et/ou le timing dun grand nombre de lignes A B C D NP4GS3 2x 8Mx16 DDR (D0) 2x 32Mx4 DDR DATA (D6) 2x 32Mx4 DDR DATA (D6) 2x 32Mx4 DDR PARITY (D6) 2x 8Mx16 DDR DATA (DS1) 2x 8Mx16 DDR DATA (DS0) 2x 8Mx16 PARITY (D4) 8Mx16 DDR (D1) 8Mx16 DDR (D2) 8Mx16 DDR (D3) 2x 512kx18 SRAM (LU) 512kx18 SRAM (SCH) PCI 32bits 33/66MHz DASL A & B DRAM Control DRAM Data DRAM Control DRAM Data JTAG 3.3V 1.8V 2.5V 53.3 MHZ 125 MHZ 1088-Pin (CCGA) Package Fine Pitch 1.27 mm 815 I/O Double Data Rate SDRAM INTERFACE JEDS8-9A SSTL2 Standard Stub Series Terminated Logic for 2.5V (tr, tf = 500ps min) CLK 133 MHZ 14 layers ± 10% Controlled Impedance Board DMUs Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -

5 5 Caractérisation des Cartes Numériques Rapides Contraintes des Cartes Numériques Rapides Contraintes des Cartes Numériques Rapides Familles logiques à front de commutation rapides comparativement aux longueurs des lignes Contrôle du nombre de Via Lignes simple ou différentielle à impédance contrôlée Diaphonie Obligation dadapter (thévenin, série, rc, etc..) Maîtrise des temps de propagation maximum et minimum Contrôle des temps de propagation relatifs Longueur totale des gravures "etch" Boîtiers à très haute densité de broches Prise en compte de linfluence des boîtiers et des connecteurs Respect des temps de "setup & hold" Les Nets ont Souvent des Contraintes Multiples Grand pourcentage de NETS contraints Le Grand Pourcentage de NETS Contraints est Sûrement ce qui Caractérise le Plus une Carte Rapide Le Grand Pourcentage de NETS Contraints est Sûrement ce qui Caractérise le Plus une Carte Rapide La Prise en Compte des ces Besoins par le Flux de Conception est Maintenant Proposée par Différents Editeurs de CAO La Prise en Compte des ces Besoins par le Flux de Conception est Maintenant Proposée par Différents Editeurs de CAO Méthodologie de Conception de Cartes Rapides - Problématique de Développement de Cartes Rapides -

6 6 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Solution Basée sur le Flux de Conception de Circuits Imprimés Rapides de Cadence ®

7 7 Basé sur la Nouvelle Application "Constraint Manager" Fédérant Basé sur la Nouvelle Application "Constraint Manager" Fédérant Signal Explorer-Expert (SigXplorer) outil dexploration de topologies physiques Concept-HDL outil de capture de schémas logiques SPECCTRAQuest SI Expert (SPECCTRAQuest) plat-forme danalyse dintégrité des signaux pre et post layout ALLEGRO-Expert (ALLEGRO) outil de placement routage interactif SPECCTRA routeur automatique optionnel SigXplorer Concept-HDLSPECCTRAQuestAllegro SigXplorer Constraint Manager SigXplorer Flux de Conception de PCB Rapides ExplorationCapture Setup Implantation & Vérification SPECCTRA SPECCTRAQuest SigXplorer Analyses Constraint Manager Flux de Conception de Circuits Imprimés Rapides Cadence ® PSD 14.2 Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence ® -

8 8 Capture et Simulation dune Topologie SigXplorer de BUS Multipoints Capture et Simulation dune Topologie SigXplorer de BUS Multipoints Exploration: SigXplorer (Exemple 1) Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence ® - Modèles IBIS Lignes de transmission 55 Dérivation contrôlées "T Points" Simulation du BUS Multipoints

9 9 Capture et Simulation Paramétriques dune Topologie dAdaptation Série Capture et Simulation Paramétriques dune Topologie dAdaptation Série Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence ® - Exploration: SigXplorer (Exemple 2) Tableau de résultats de simulations paramétriques Résultats de Simulations Traduit en Contraintes Associées à la Topologie Résultats de Simulations Traduit en Contraintes Associées à la Topologie Variation paramétrique des longueurs de lignes (3 simulations)

10 10 Capture et Simulation « H-Spice » dune Topologie Multi-Gigabit FPGA XILINX Virtex II Capture et Simulation « H-Spice » dune Topologie Multi-Gigabit FPGA XILINX Virtex II Le progiciel Xilinx "Rocket I/O SPECCTRAQuest High-Speed Design Kit" est dédié à limplantation physique de la technologie Virtex-II Pro 3.125Gbs MGT de cette compagnie Les analyses préalables faites sous SigXplorer permettent dévaluer les effets de lensemble des constituants de linterconnexion Gigabit: préaccentuation, boîtiers, pistes différentielles, vias couplés, connecteurs, non appairage des pistes "skew", etc.. Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence ® - Exploration: SigXplorer (Exemple 3) Ex: Eye Diagram avec ou sans préaccentuation

11 11 Placement Dirigé par les Contraintes « Constraints Driven Placement » Placement Dirigé par les Contraintes « Constraints Driven Placement » Implantation: Constraint Manager // Allegro-Expert (CM2AE) Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence ® - Violation de contrainte de placement dune adaptation série. La longueur maximum permise de 800MIL entre lémetteur et lentrée de ladaptation série est de 1340 MIL

12 12 Routage Dirigé par les Contraintes « Constraints Driven Routing » Routage Dirigé par les Contraintes « Constraints Driven Routing » Implantation: Constraint Manager // (Allegro-Expert+SPECCTRA) Implantation: Constraint Manager // (Allegro-Expert+SPECCTRA) Méthodologie de Conception de Cartes Rapides - Solution Basée sur le Flux de Conception Cadence ® - Respect de longueurs maximum (3250 MIL) de 4 lignes (ADDR0- ADDR3) dun BUS Multipoint

13 13 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Partage des Taches Entre Conception & Implantation de Cartes Rapides

14 14 Phases de Conception Exploration et Analyses de Topologies avec SigXplorer Capture du Schéma sous Concept-HDL et des Contraintes associées avec Constraint Manager connecté à Concept-HDL (CM2C) Setup de la Carte sous SPECCTRAQuest et des Contraintes Associées avec Constraint Manager Connecté à SPECCTRAQuest (CM2SQ) Analyses Finales Après Implantation de la Carte avec Constraint Manager Connecté à SPECCTRAQuest (CM2SQ) Les phases dExploration sous SigXplorer, ainsi que celle danalyses sous SPECCTRAQuest sont optionnelles, dépendantes de la méthode de conception utilisée; voir transparent No 18 (Principales Méthodes de Conception) Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

15 15 Phases dImplantation du PCB Placement / Routage puis Vérification du Circuit Imprimé Contraint avec Allegro-Expert et Constraint Manager Connecté à Allegro-Expert (CM2AE) Routage Automatique sous Contraintes Optionnel avec SPECCTRA Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

16 16 Taches de Conception A capture du schéma B capture de contraintes génériques (ECSets) B1 déclaration des librairies IBIS & développement de topologies contraintes C exportation vers la base de données physique ALLEGRO D setup de la base de données physique (empilement, alimentation, etc..) D1 assignement des modèles IBIS sur la carte E association des contraintes génériques (ECSets) aux Net physiques F vérification du respect des contraintes après implantation G analyse (simulation) des parties critiques après implantation Description LogiqueDescription Physique Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

17 17.. vérification de lensemble des Setup de base ALLEGRO-Expert et des contraintes CM2AE placement et routage interactif sous contraintes avec CM2AE // ALLEGRO-Expert ou automatique avec CM2AE // (ALLEGRO-Expert + SPECCTRA) Taches dImplantation du PCB Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes - La fiabilité et lexhaustivité du Setup de la base de données (empilement, alimentations, etc..) est capital pour le bon fonctionnement du Constraint Manager qui, si ce nest pas le cas, peut avoir un fonctionnement erroné.

18 18 Principales Méthodes de Conception Méthodes de Conception But Vérification & Analyses dIntégrité des Signaux ou de Timing Besoin de Modèle IBIS 1 Basée sur des Règles Implantation des règles de layout fournies par le fabricant de lIC NonNon 2 Basée sur des Règles avec Simulations PCB Implantation des règles de layout fournies par le fabricant de lIC Suivi dune phase de vérification & analyses de la carte après implantation OuiOui 3 Développement de Contraintes Développement de ses propres règles de layout, aucune directive provenant du fabricant de lIC NonOui 4 Développement de Contraintes Avec Simulations PCB Développement de ses propres règles de layout, aucune directive provenant du fabricant de lIC Suivi dune phase de vérification & analyses de la carte après implantation OuiOui Méthodologie de Conception de Cartes Rapides - Partage des Taches Entre Conception & Implantation Cartes -

19 19 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Démonstration DDR SDRAM (Description)

20 20 Objet de la Démonstration Placer et Router sur une Carte Mezzanine un Sous Ensemble dInterface DDR SDRAM (D6) en Utilisant les Directives dImplantation Physique Délivrées par le Constructeur du Processeur de Réseau NP4GS3 Placer et Router sur une Carte Mezzanine un Sous Ensemble dInterface DDR SDRAM (D6) en Utilisant les Directives dImplantation Physique Délivrées par le Constructeur du Processeur de Réseau NP4GS3 A B C D NP4GS3 2x 8Mx16 DDR (D0) 2x 32Mx4 DDR DATA (D6) 2x 32Mx4 DDR DATA (D6) 2x 32Mx4 DDR PARITY (D6) 2x 8Mx16 DDR DATA (DS1) 2x 8Mx16 DDR DATA (DS0) 2x 8Mx16 PARITY (D4) 8Mx16 DDR (D1) 8Mx16 DDR (D2) 8Mx16 DDR (D3) 2x 512kx18 SRAM (LU) 512kx18 SRAM (SCH) DMUs PCI 32bits 33/66MHz DASL A & B DRAM Control DRAM Data DRAM Control DRAM Data JTAG 3.3V 1.8V 2.5V 53.3 MHZ 125 MHZ 64 MB DDR SDRAM 6 Samsung (32X4) K4H280438C-TCA2 I/O technologies Stub series Terminated Logic 2.5V (SSTL2) & CMOS 66 pins TSOP II Package D6 INTERFACE ARCHITECTURE 18 bits DATA BUS 13 bits ADDRESS BUS Differential Clock Clock Cycle 133 MHZ Double-data rate architecture; two transfers per clock cycle I/O technologies Stub series Terminated Logic 2.5V (SSTL2)& CMOS Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

21 21 Directives du Fabricant dIC (1/2) Règles CNTRL_ADDR Règles CNTRL_ADDR Circuit équivalent dadaptation des lignes multidrop CNTRL & ADDR = 50 Empilement à impédance contrôllée de la carte = % Distance maximum entre le NP4GS3 et la SDRAM la plus éloignée ne doit pas dépasser 3.25 inches Les dérivations (stub) vers les broches SDRAM ne doivent pas être supérieure à 0.25 inches Adaptation Thévenin 50 Zo = 55 10% L 3.25 inches Stub 0.25 inches Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

22 22 Règles DA_DQS Règles DA_DQS Toutes les lignes DATA et DQS doivent être adaptées avec une résistance série de éloignée au maximum de 1 inch du NP4GS3 La partie adjacente au NP4GS3 ne doit pas représenter plus de 25 % de la longueur totale La longeur L de chaque bus DATA ou strobe DQS associé doit etre comprise entre 1 inch L 3.25 inches Chaque ensemble de 4 lignes DATAx doit avoir un glissement "skew" de 70 ps par rapport au strobe associé DQSx. Des simulations IBIS sont recommandées pour vérifier ce timing Directives du Fabricant dIC (2/2) 1 inch 1 inch L 3.25 inches DQS (Vs) 4 DATA skew ± 70 ps Ohms 4 DATA LINES Zo = 55 10% Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

23 23 Taches de Conception A Concept-HDL: capture du schéma B CM2C: capture des ECSets CNTRL_ADD B1 SigXp: déclaration des libraries Ibis (Dml) (DDR SDRAM & NP4GS3) préalable à la capture de la topologie DA_DQS (XNet) B2 SigXp: capture de la topologie contrainte DA_DQS B3 Concept-HDL : importation de la topologie contrainte DA_DQS de SigXp Exploration (.TOP) SigXplorer Constrained Topologies Concept-HDL Constrained Schematic Capture Design Sync Export Phys Import Phys. SPECCTRAQuest (.BRD) Constrained Board Database Layout DTB Setup Constraint Manager Connected toSPECCTRAQuest Physical NETs ECSets Constraint Manager Connected to Concept-HDL ECSets A B2 C D EF De / Vers Implantation G D1 Avant Implantation Après Implantation B Exploration (.TOP) SigXplorer Constrained Topologies (.TOP) SigXplorer Constrained Topologies Concept-HDL Constrained Schematic Capture Design Sync Export Phys Import Phys. Design Sync Export Phys Import Phys. SPECCTRAQuest (.BRD) Constrained Board Database SPECCTRAQuest (.BRD) Constrained Board Database Layout DTB Setup Constraint Manager Connected toSPECCTRAQuest Physical NETs ECSets Constraint Manager Connected to Concept-HDL ECSets A C D EF G D1 B C Concept-HDL: exportation vers la base de données physique (Packager-XL +NETREV) D SPECCTRAQuest-Expert: Setup de la base de données; cross section, identification nets DC, Autosetup des modèles discrets (R, L, C) D1 SPECCTRAQuest-Expert: Assignation des modèles Ibis: (6 x DDR SDRAM & 1 x NP4GS3) E CM2SQ: CNTRL_ADD & DA_DQS: Association des contraintes ECSets aux NETs physiques F CM2SQ: Vérification non violation après implantation G CM2SQ: Simulation skew 70 ps bus DATAx & DQSx après implantation B3 B1 Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

24 24 Taches dImplantation du Circuit Imprimé Taches dImplantation du Circuit Imprimé vérification de la conformité du Setup avec ALLEGRO-Expert et/ou SPECCTRAQuest-Expert - Empilement de la carte (résultats plus précis avec SPECCTRAQuest) - Identification des nets DC - Autosetup des modèles discrets (R, L, C) - Assignation des modèles Ibis composants actifs (6 x DDR SDRAM & 1 x NP4GS3) vérification de lassociation des ECSets aux NETs physiques depuis CM2AE placement et routage automatique sous contraintes avec CM2AE // (ALLEGRO-Expert + SPECCTRA) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Description) -

25 25 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Démonstration DDR SDRAM (Exploration Capture & Setup)

26 26 [ Tache A ] Capture du Schéma Concept-HDL Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

27 27 [ Tache B1 ] Declaration des Libraries Ibis Depuis SigXp np4gs3b.dml (ou ibis) librairie fournie par le fabricant de lIC 28h4088a.dml (ou ibis) librairie provenant du site WEB SAMSUNG Déclaration des Librairies Depuis SigXp ( Préalable à la Capture Topologie DA_DQS ) Déclaration des Librairies Depuis SigXp ( Préalable à la Capture Topologie DA_DQS ) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) - Ces deux cellules I/O seront utilisées pour développer la topologie contrainte DA_DQS

28 28 ECSets CNTRL_ADD & DA_DQS ECSets CNTRL_ADD & DA_DQS ECSet: Wiring Worksheet ECSet: Impedance Worksheet ECSet: Min/Max Propagation Delays Worksheet ECSet: Relative Propagation Delay Worksheet [ Taches B + B3 ] Vue dEnsemble des ECSets Depuis Concept-HDL Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

29 29 Carte Mezzanine Cible à Impédance Contrôlée Carte Mezzanine Cible à Impédance Contrôlée 6 couches 55 Ohms ± 10 % Empilement dépendant du procédé de fabrication de la carte Un minimum de structures microstrip et stripline typiques doivent tout dabord être définies Si nécessaire pour le routage, des couches internes stripline supplémentaires pourront être ajoutées plus tard pendant la phase dimplantation Cadence ® High-Speed PCB Design Flow - Basic Layout Data Base Setup - [ Tache C ] Exportation Vers la Base de Données Physique Les impédances des structures microstrip et stripline sont calculées en temps réel par le Field Solver interne à SPECCTRAQuest. Chaque changement de paramètre de lempilement (largeur de ligne, etc..) peut être evalué pour trouver une combinaison optimum de lempilement

30 30 Vue Globale des Association Impédance aux Net Physiques de la Carte Vue Globale des Association Impédance aux Net Physiques de la Carte Colonnes dobjets ECSet référencés Contrainte générique (ECSets) Contraintes dimpédance associées aux NET physiques de la mezzanine [Tache E ] Association des Contraintes ECSet aux Net Physiques (1/4) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

31 31 Pin Pair DATA0 ECSet CNTRL_ADDR ECSet DA_DQS Vue Globale des Associations Min/Max Prop Delay aux Net Physiques de la Carte Vue Globale des Associations Min/Max Prop Delay aux Net Physiques de la Carte Contraintes longueur Min/Max associées aux NET physiques de la mezzanine [Tache E ] Association des Contraintes ECSet aux Net Physiques (2/4) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

32 32 ECSet CNTRL_ADDR ECSet DA_DQS Vue Globale des Association des wiring aux Net Physiques de la Carte Vue Globale des Association des wiring aux Net Physiques de la Carte Contraintes wiring associées aux NET physiques de la mezzanine [Tache E ] Association des Contraintes ECSet aux Net Physiques (3/4) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

33 33 Pin Pair de référence target (DQS0) Sélection de la target DQSO Vue Globale des Associations Mached Group 1 (M1) aux Net Physiques de la Carte Vue Globale des Associations Mached Group 1 (M1) aux Net Physiques de la Carte Objet Match Group (M1) crée automatiquement durant lassociation DA_DQS 5 objets membres du Match Group M1 [Tache E ] Association des Contraintes ECSet aux Net Physiques (4/4) Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Exploration Capture & Setup) -

34 34 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Démonstration DDR SDRAM (Implantation du PCB)

35 35 Constraint Manager // (Allegro-Expert + SPECCTRA) (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Constraint Manager // (Allegro-Expert + SPECCTRA) (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Violation du temps de propagation maximum après placement de IC5 [Implantation] Placement Sous Contraintes Control de violation interactif. Deux possibilités: § § Electrical DRC marker (noeud papillon) § § Couleurs et valeurs de CM2AE CM2AE Worksheet: Min/Max Propagation Delays Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) -

36 36 La résistance dadaptation série R6 de la ligne DQS0 est trop éloignée de lémetteur du NP4GS3. CM2AE Worksheet: Min/Max Propagation Delays Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) - Constraint Manager // (Allegro-Expert + SPECCTRA) (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Constraint Manager // (Allegro-Expert + SPECCTRA) (CM2AE) ou Constraint Mananger // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Violation du temps de propagation maximum après placement de ladaptation série R6 (DQS0) [Implantation] Placement Sous Contraintes

37 37 Longueur des stub après routage CM2AE Worksheet: Wiring Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) - Constraint Manager // (ALLEGRO-Expert (CM2AE) + SPECCTRA) (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Constraint Manager // (ALLEGRO-Expert (CM2AE) + SPECCTRA) (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Routage ALLEGRO/SPECCTRA automatique dune topologie daisy-chain contrainte avec des stub de longueur max 250 mils [Implantation] Routage Sous Contraintes

38 38 CM2AE Worksheet: Relative Propagation Delay Match Group (DA_DQS_M1) Worst case 8 ps Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Implantation du PCB) - Constraint Manager // (ALLEGRO-Expert + SPECCTRA) (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Constraint Manager // (ALLEGRO-Expert + SPECCTRA) (CM2AE) ou Constraint Manager // (SPECCTRAQuest-Expert + SPECCTRA) (CM2SQ) Contraintes multiples sur le Mached Group M1 automatiquement prises en compte par le duo ALLEGRO/SPECCTRA [Implantation] Routage Sous Contraintes

39 39 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Démonstration DDR SDRAM (Vérification & Analyses)

40 40 [Tache F] Vérification de Non Violation Avant Fabrication du PCB Sous-ensemble DDR SDRAM (D6) Partiellement Placé & Routé : Sous-ensemble DDR SDRAM (D6) Partiellement Placé & Routé : Composants placés sur les deux faces Lignes routées ADD et DATA + DQS0 Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) - Aucune violation (Pas de DRC Marker)

41 41 CM2SQ: Exemple de Violation de Contrainte CM2SQ: Exemple de Violation de Contrainte Violation de longueur length max ligne DQS0 [Tache F] Vérification de Non Violation Avant Fabrication du PCB Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

42 42 Longueur de Stub 250 mils Topologie Daisy Chain ADDR1 [Tache F] Extraction / Vérification de Topologie Topologie SigXplorer ligne BUS Daisy-Chain ADDR1 Topologie SigXplorer ligne BUS Daisy-Chain ADDR1 Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

43 43 Simulations Min First Switch Simulations Min First Switch Voir Annexe 4: points de mesure Min First Switch Delay [Tache F] Simulation du Skew 1/2 Simulations Max Final Settle Simulations Max Final Settle Voir Annexe 4: points de mesure Final Settle Delay Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

44 44 max Min First Switch Max Final Settle max Min First Switch Max Final Settle Min First Switch Max Final Settle RiseFallRiseFall DATA ps 1323 ps 1558 ps 1492 ps DATA ps 1336 ps 1571 ps 1505 ps DATA ps 1313 ps 1538 ps 1472 ps DATA ps 1356 ps 1615 ps 1547 ps DQS ps 1316 ps 1543 ps 1478 ps + max = DATA(X) max – DQS ps + 40 ps + 72 ps + 69 ps - max = DATA (X) min – DQS0 - 3 ps - 5 ps - 6 ps 2 ps au dessus des directives du fabricant CONCLUSION Limplantation satisfait les directives du fabricant dIC [Tache F] Calcul du Skew 2/2 Méthodologie de Conception de Cartes Rapides - Démo DDR SDRAM (Vérification & Analyses) -

45 45 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Conclusion

46 46 Conclusion sur la Méthodologie Le flux de conception de circuits imprimés rapides PSD 14.2 de Cadence basé sur le Constraint Manager assure de manière intégrée la création, la gestion ainsi que la validation des intentions du concepteur Le flux est guidé par les directives du constructeur dIC ou par les propres règles de layout du concepteur Sur lexemple DDR SDRAM nous avons démontré que le flux est capable de traiter de manière automatique des lignes aux contraintes multiples La prise en compte des contraintes damont en aval de la conception augmentent les chances dobtenir un prototype correct par construction Les simulations paramétriques de la technologie du circuit imprimé et du silicium permettent de définir le domaine de bon fonctionnement en production Lexpérience que nous avons de la version PSD14.2 prouve quelle est maintenant suffisamment stable Des versions antérieures alors que le Contraint Manager nexistait pas ont été utilisées avec succès au Cern et par certains instituts IN2P3 Voir site Intranet Cern Méthodologie de Conception de Cartes Rapides - Conclusion -

47 47 Impact sur les Méthodes de Travail des Laboratoires Pourquoi Introduire Cette Nouvelle Méthode de Travaille dans les Laboratoires IN2P3 ? Pourquoi Introduire Cette Nouvelle Méthode de Travaille dans les Laboratoires IN2P3 ? Un minimum danalyse des circuits imprimés, garantie de bon fonctionnement des systèmes délectronique numérique actuels, devient incontournable Cette méthode est particulièrement adaptée aux développements de cartes rapides ayant un grand nombre de lignes rapides ou des canaux gigabit Laspect formel de la méthode ne doit pas vous dissuader à laborder de manière plus souple et directe. Par exemple, les phases dexploration avec SiXplorer ou de vérification avec SPECCTRAQuest, peuvent être abordées de manière autonome Se poser des questions, paramétrer, analyser, simuler, aura forcément des retombées positives sur la qualité de vos cartes rapides A qui est elle destinée ? A qui est elle destinée ? Les phases de conception sont naturellement de la responsabilité des développeurs de cartes numériques Alors que la phase dimplantation reviendrait plutôt aux experts implanteur de circuits imprimés Comment ? Comment ? Vérifier que les bibliothèques Cadence supportent correctement les attributs spécifiques à lanalyse SI Commencer simplement pour se familiariser avec les nouveaux concepts danalyse SI Se former à lextérieur et/ou monter des formations spécifiques Il serait bien davoir au moins une personne spécialisée capable de donner conseils et support de base dans chaque laboratoire Méthodologie de Conception de Cartes Rapides - Conclusion -

48 48 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse Annexes

49 49 Annexe 1: Approvisionnement et Vérification des Modèles IBIS Approvisionnement Modèles IBIS Vérification syntaxes IBIS puis DML Vérification de base de la précision des modèles Méthodologie de Conception de Cartes Rapides - Annexes -

50 50 Annexe 2: Limitations de la Version 14.2 & Ameliorations Futures (15.0) Limitations sur CM2C (PE 14.2) Limitations sur CM2C (PE 14.2) Ne sait pas traiter les objets Pin Pairs, XNets ainsi que les Paires Différentielles La version 15.0 annoncée pour lautomne 2003 les supportera Limitations sur CM2SQ (PE 14.2) Limitations sur CM2SQ (PE 14.2) Ne supporte pas les Paires Différentielles La version 15.0 annoncée pour lautomne 2003 les supportera Des problèmes de mises à jour des résultats de contraintes simulées subsistent Version PE 15.0; Améliorations Apportées Dans le Support de Lignes Différentielles Version PE 15.0; Améliorations Apportées Dans le Support de Lignes Différentielles Possibilité de définir un ensemble complet de règles différentielles damont en aval du flux, permettant un placement routage dirigé par contraintes Un couple de lignes différentielles est considéré comme une entité permettant un routage interactif guidé en temps réel par une bannière donnant des informations de phase délai et via patterns Possibilité de paramétrer le mode commun et destimer linfluence des boîtiers "die pads" Méthodologie de Conception de Cartes Rapides - Annexes -

51 51 Annexe 3: Sites WEB Cadence & Xilinx Site de référence des concepteurs de cartes rapides sous Cadence Très riche en conseils, FAQ, notes dapplications, "white papers", presentations, forums, séminaires, formation en ligne "webinar", etc.. Parfaitement maintenu par Cadence Site de référence des implanteurs de cartes rapides sous Cadence Fait dans le même esprit que le site SPECCTRAQuest Pour le téléchargement du progiciel Xilinx "SPECCTRAQuest High-Speed Design Kit" dédié à limplantation physique de la technologie 3GIO (3,125 Gbps) Rocket I/O de cette compagnie Produit Xilinx développé en collaboration avec Cadence Lidée du KIT est dévaluer de manière simple fiable et rapide le comportement de la technologie milti-gigabit Xilinx avant fabrication du circuit imprimé. En fait pour la version 14.2 la phase dexploration est la seule qui soit actuellement complètement supportée. La version 15.0 devrait combler les limitations des lignes différentielles Méthodologie de Conception de Cartes Rapides - Annexes -

52 52 Buffer Delay Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined measurement voltage (Vmeas) First Switch Delay First Switch Delay Is the time to reach the first threshold voltage encountered minus the Buffer Delay for the driver: - First Switch (rising) = time to reach Vil - buffer delay - First Switch (falling) = time to reach Vih - buffer delay Annexe 4: First Switch Delay Measurements Points Méthodologie de Conception de Cartes Rapides - Annexes -

53 53 Annexe 4: Final Settle Delay Measurements Points Buffer Delay Buffer Delay Buffer delay is the time it takes the voltage of a driver to reach a predefined measurement voltage (Vmeas) Final Settle Delay Final Settle Delay Is the time to reach the second threshold voltage encountered and stay above or below it, minus the Buffer Delay for the driver: - Final Settle Delay (rising) = time to reach Vih - rising buffer delay - Final Settle Delay (falling) = time to reach Vil - falling buffer delay Méthodologie de Conception de Cartes Rapides - Annexes -


Télécharger ppt "1 Méthodologie de Conception de Cartes Rapides - Ecole dElectronique Numérique IN2P3 Cargèse 2003 - Méthodologie de Conception de Cartes Rapides Jean-Michel."

Présentations similaires


Annonces Google