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1 Chapitre 3 Les Circuits Spécialisées ASIC et La consommation de puissance Smail NIAR MASTER1 INEM.

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2 1 Chapitre 3 Les Circuits Spécialisées ASIC et La consommation de puissance Smail NIAR MASTER1 INEM

3 2 Plan Technologies de réalisation de circuits intégrés Technologie CMOS Full custum Vs. Semi-custum Architectures des PLD « Programmable Logic Devices » PLA FPGA La consommation de puissance Dans lIntel Pentium Extreme Edition Dans le Crusoé Transmeta

4 3 La technologie de fabrication des IC Les CI (ou chips) représentent la réalisation courante de tout système informatique Un CI : un ensemble de transistors + connections Source nmos Grille Gate Drain pmos Sur N mos : Si Grille ==1, alors Drain et Source connectées Sur Pmos : Si Grillle == 0 alors ……………………………………… Grille=1 Drain Source Nmos Grille=0 Nmos

5 4 Un inverseur dans la technologie CMOS p n GND Masse 0 V DD 1 A Y = A' A=1 p n GND Masse 0 V DD 1 0 A=0 p n GND Masse 0 V DD 1 1

6 5 Réalisation dun CI source drain oxide gate IC packageIC channel Silicon substrate

7 6 Les types de CI ASIC : CI intégré ou le nombre de transistors et les connections ont été optimisés pour une appli. coût et délai élevé. Le but est doptimiser le nombre de transistor, leurs types (coûts et consommation), leurs placement dans le CI,..etc. Exemple dASIC Full custom : les microP, les DSP, circuits spécialisés CoDec MP4, Jpeg2000, etc. Grand volumes, applications critiques, hautes performances

8 7 ASIC Gate Arrays ICs Un autre type que les Full Custum. Il sagit de tableau de transistors

9 8 PLD : Programmable Logic Devices

10 9 PLD suite PLD programmable Logic Device: la disposition des transistors et des connections est fixée, mais on peut détruire ou remettre une connexion. Le concept de base des PLD est celui des PLA

11 10 Un exemple de PLA

12 11 Principe de fonctionnement dun SPLD

13 12 Deux types de PLD Simple (SPLD) ou PLA (programmable logic array): programmable array, deux matrices ET et OU. Complexe (CPLD) ou FPGA (field-programmable gate array) : forme plus complexe que les PLA, plus de degrés de liberté dans les connections, ex peuvent contenir des bascules. Par rapport au curcuits complétement dédiés (Full Custum), les FPGA sont plus complexes et consomment plus, mais coûtent moins cher.

14 13 CPLD Augmenter la puissance des PLD sans augmenter la complexité de programmation ni la puissance consommé (réseau dinterco) et garder une vitesse de fonctionnement (réduire les distances dans le réseau dinterco) Les FPGA Field Programmable Gate Array; répondent à ce besoin Un FPGA = plusieurs blocs logiques programmable + plusieurs réseaux dinterconnection programmable

15 14 Figure 3-20 Structure Générale dun FPGA

16 15 Figure 3-19 Un exemple de bloc de logique programme simple LUT : LookUp Table (voir après) Flip Flop : bascule D

17 16 Figure 3-18 Programmation de la LUT a | b = a ou b, a&b = a et b !c = Inverse de c, ou c bar

18 17 Structure dun FPGA chez Xilinx

19 18 FPGA + microprocesseur Four embedded cores

20 19 Procédé de conception dun CI Plusieurs phases de conceptions top-down: système, comportementale, niveau transfert de registre RT, logique. Compilation/synthèse : passage dun niveau dabstraction au niveau suivant exemple : convertir une expression booléenne en description dun réseau logique ET/OU (netlist ou liste de connection). x = a et b; convertit en entrée1 = a, entrée2=b; connecté entrée1 et entrée2 au ET; connecté sortie du ET à sortie1, x= sortie1;

21 20 Utilisation des librairies IP Permet la réutilisation de blocs fonctionnelles existants (reusing). Ces IP sont données sous formes électronique (masque) intégrable directement dans le produit. Niveau logique (portes); Niveau RT (registres, multiplexeurs), Niveau comportementales (contrôleur daffichage, compresseurs JPEG, convertisseur N/A, interface bus, …), Niveau système (blocs pour remplir une fonction complète, exemple un processeur complet (core) avec le noyau OS.

22 21 Deux types dIP Hardware IP Client achète un bloc (core de processeur) comme boite noire Ajoute dautre IP ou dautres blocs spécifique décrits par SystemC Hardware IP pour les processeurs (exemple ARM et MIPS) Software IP Le client achète la description sous forme de programme de haut niveau ou HDL du composant Il réalise lintégration avec dautres composants Exemple : ARC core

23 22

24 23 Test et Vérification But : sassurer que le produit réalise la fonction désiré dans conditions de fonctionnement prévues et quil ne provoque pas de conséquences graves dans les autres conditions. La prise en compte a chaque niveau, réduit le temps de conception et évite les boucles dans la conception (time to market réduit). Hardware/software co-simulation Reuse Specification Implementation Automation Verification Blocs IP

25 24 Résumé Compilation/sy nthèse Libraire/IPTest et vérification Spécifications Système Synthèse système Blocs HW/SW/OS cores Simulateurs et vérificateurs de models Spécification comportemen tal Synthèse comportementa le Composants complexes/co res Co-simulation HW SW (systemC, specC) Spécifications transfert de reg. Synthèse RTLComposants niveau registre Simulateurs HDL: VHDL, verilog Spécification logique Synthèse logique Portes, PLA, FPGA Simulateur niveau porte

26 25 La consommation de puissance Doù cela vient ? Lorsque la sortie dun circuit logique commute entre : 0 volt, 1 = 5 V La capacitance de la sortie peut correspondre à dautres portes logiques ou aux fils (bus) de connexion. INOUT Porte NON

27 26 La consommation de puissance dans les processeurs embarqués La consommation de puissance facteur aussi important que le MIPS (million dinstructions exécutées par sec). Critère de 1 ière Importance (GSM) Certains fabricants proposent la mesure Mips/W Différence entre Puissance (Watt) et Énergie (en Joule) J = P * temps i.e 1 W = 1 J/1 sec La puissance cest la vitesse avec laquelle est consommée lénergie. Pour les systèmes haute performance, P est important mais pas J. Pour les SE, J est important. On peut accepter un temps plus long sil y a un gain important dans J

28 27 Puissance….suite Puissance consommée = Dynamique + Statique Réduire consommation = réduire les deux Partie Dynamique = surface * Fréquence * Tension 2 P = C*A*F*V 2 Surface = complexité du circuit, nombre de transistors Réduction : Archi simple, RISC, VLIW, cache et DRAM interne. Fréquence en Mhz Réduction : Lorsque cest possible, réduire la fréquence. Donner juste ce quil faut. Adapter selon besoin. Tension dalimentation en V Réduire lalimentation = circuit sensible (sol VLSI) Fréquence et Tension sont liées : Grande vitesse = Haute tension

29 28 Puissance…… Partie Statique dépend de la complexité Réduction : Déconnecté (ne pas alimenter) les unités fonctionnelles non nécessaires. ne sont pas utilisés Pourcentage du temps où les unités ne sont pas utilisés PowerPc603 unitéSpecint92Specfp92 D cache29%28% I cache29%17% load/store35%17% fixed-point38%76% floating-point99%30% system register89%97%

30 29 Gestion Dynamique de la consommation de puissance dans le StronArm SA-1100 run idle sleep P run = 400 mW P idle = 50 mW P sleep = 0.16 mW 10 s 90 s 160 ms 90 s Run : mode normale toutes les unités actives Idle : horloge arrêtée (f=0), le contexte (valeur des registres) sauvegardé et interruptions actives. Lentrée par séquence instructions Sleep : Repos, garder en activité uniquement la logique de réveil

31 30 Gestion de la consommation dans les processeurs mobiles INTEL Enhanced Intel SpeedStep (EIST) Adjust processor voltage and core frequency: decreased power consumption & heat production Allows the processor performance and power consumption levels to be modified while a system is functioning. Accomplished via application software, changes : bus-to-core frequency ratio and the processor core voltage (Vcc). Inputs to determine the proper operating state system power source, processor thermal state, or operating system policy are used. The software has ultimate control over the frequency and voltage transitions. Centralization of the control Reduced hardware overhead processor core unavailability time 10 µs

32 31 Enhanced Intel SpeedStep

33 32

34 33 Le processeur Crusoe de Transmeta un processeur à mot très long VLIW (128 bits) compatible X86 seulement 2 watts à 700 MHz contre 14 watt pour Pentium III mobile à 650 MHz.

35 34 La traduction du code X86/Crusoe par logiciel ( Morphing) meilleure efficacité, code plus compacte, Solution flexible

36 35 Gestion de la consommation dynamiquement (LongRun) Puissance de calcul = f (fréquence Horloge) Puissance de Calcul = f (tension d alim 2 ) LongRun réduit les deux facteurs Analyse dynamiquement la charge de travail et ajuste dynamiquement la vitesse du processeur en Mhz sans intervention de l OS, user, … La vitesse est adapter juste aux besoins de l utilisateur, pas de perte

37 36 Implémentation de LonRun Exemple le TMS5400: l horloge est réduite par des incréments de 33Mhz Gain: 666Mhz 1.65 volts, 633Mhz 1.6 V Le changement peut s opérer entre application (passage d une appli à une autre) ou dans l application. Exemple : DVD : Exige 400 Mhz pour démarrer et seulement 200Mhz après

38 37 Que faut il retenir? Deux types de transistors dans les CI : nMos et pMos Les systèmes reconfigurables sont à base de PLD : Simple (PLA) et complexes (FPGA) Un Fpga est composé de réseau dinterc et de cellules programmables (SRAM)

39 38 Au menu de la semaine prochaine Architecture ARM pour les systèmes embarqués Structure dune carte à puce Sécurité dans les cartes à puce Réutilisation de blocs fonctionnelles existants (reusing) par l approche IP (soft et hard) Puissance consommée = Dynamique + Statique Réduire consommation = réduire les deux P = C*A*F*V 2

40 39 Bon Appétit


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