CSP ″upgrade″ Tilecal au LPC François Vazeille (11 janvier 2012)  Rappel du contexte officiel  Le point sur les CSP en cours  Echéances et besoins  Rappel du contexte officiel  Le point sur les CSP en cours  Echéances et besoins Toutes les informations sur la R&D au LPC: Tous les exposés depuis 2005 accessibles dans la rubrique ″Liens utiles″ 1

Rappel rapide du contexte PériodesCalendrierEnergie (TeV) L instantanée (cm -2 s -1 ) L intégrée (fb -1 ) Phase (8)2 x ~ (14)1 x ~ 50 Phase I x ~ 300 Phase II (33)5 x ~ 3000  Rappel des Phases LHC … avant le prochain workshop de Chamonix. En rouge: les valeurs nominales Avec 3 ″shut downs″ pour les installations: LS1 ( ):  20 mois LS2 (2018):  14 mois LS3 ( ):  24 mois ou moins … tout cela sous réserves 2

ATLAS-France Upgrade plans et budgets 2012 Tuesday, 10 January 2012 from 08:00 to 18:00 (Europe/Zurich) at LPNHE, Paris 09: :30 Calorimètres LAr et Tiles: 09:30 Introduction 15' Isabelle Wingerter (LAPP) 09:45 Segmentation améliorée du L1CALO: des idées 15‘ Dominique Robert Breton (Paris Sud 11) 10:00 ADC developments 15' Benjamin Trocme, Daniel Dzahini (LPSC) 10:15 Développements Tuiles 15' François Vazeille (LPC) 10:30 Chips pour carte calibration/FE 15' Gisèle Martin-Chassard, Daniel Dzahini (LPSC) 10:45 Développements ATCA readout 15' Nicolas Dumont Dayot (LAPP) 11:00 Discussion Priorités 30' 11:30 Préparer un projet sCALO pour "ERC synergy"? 15 ' Dominique Pallin (LPC) Séance parallèle du matin Après-midi: session plénière … dont calorimétrie LAr &Tile  Priorités budgétaires. 3

 EoI ″R&D on Tile Calorimeter Electronics for the sLHC″, April 15, 2008  LoI ″for the Phase-I Upgrade of the ATLAS Experiment″, December 20, 2011 (Draft) Activités pour la Phase II (LoI fin 2012 début 2013), mais R&D dans la Phase 0 et pré-phase I (en surface, puis ATLAS) ″The full digital read-out of the Tile calorimeter is planned for Phase-II.″ ″ … the ultimate goal is a free running digital architecture of all individual LAr and Tile calorimeter channels″. 4  Travaux d’upgrade du TILECAL  ″A demonstrator for digital readout of calorimeter data″, Draft ″The proposed architecture will be validated by an in-beam system test planned for installation in ATLAS during the Phase-0 shutdown. The system will be run seamlessly within ATLAS during the pre-Phase-I data taking. ″ ″Two trigger Tower Builder Boards and four new Tile drawers (first one drawer and then, if successful, 3 more) with digitization of data at the front-end will be installed in order to test the digital trigger path and hardware implementations of novel single-object triggers. ″

PMT Pon t 3en1ADCPipeline Inter- face ADC Int. Adder Calibration Physique Trigger PMT Pon t 3en1 Inter- face Calibration Physique Trigger PMT Pon t 3en1 Inter- face Adder Calibration Physique Trigger Idéal Hybride Actuel avec tiroirs indépendants dans les 2 cas et non plus couplés en super-tiroirs. 5

PMT Pont 3en1 DB Adder Calibration Physique Trigger Hybride MB  R&D menée au LPC: électronique ″Front End″ (en rouge): Mécanique mini-tiroir, Pont diviseur, carte 3en1 avec ASIC dédié, Mother Board.  3 approches concurrentes Chicago: discret Clermont-Fd: ASIC dédié Argonne: ASIC QIE La solution LPC est la seule qui suit le schéma ″idéal″: - Maximum de foncions dans ASIC. - Minimum sur MB2 (Exemple: pas d’ADC). Elle sera aussi la plus économique en production. 6 Interface = Mother Board + Daughter Board

″The main benefit of such an approach w.r.t. a more traditional design based on discrete components relies on it being a cost effective solution which will remove challenging integration issues in the design and layout of printed boards as well as in its power management.″ Extrait de la LoI Phase I, page 43 (contexte Lar, mais général) 6bis

Concept du ″Démonstrateur″: ″Super-tiroir″ complet + électronique ″Back-end″ + ″MobiDICK4″  Tests dans le Hall 175 au CERN en avec les 3 options ″Front End Tiroir″ concurrentes  choix final.  Faisceau test en 2014 (?).  Equipement de 1 à 4 Modules Tilecal pour la reprise LHC en Ici: ″Démonstrateur″ désignera l’électronique ″mini-tiroir″

 Activités LPC: (informations plus complètes lors du Conseil Scientifique des janvier 2012).  activités LPC dans les cadres officiels d’ATLAS, IN2P3* et LPC, (Conseil scientifique IN2P3 2008, Comité Scientifique LPC, Commission 03, AERES, Managements ATLAS et IN2P3, etc.) - Depuis 2005: implications de physiciens LPC membres du management ATLAS. - Depuis 2008: implications des services techniques du LPC, dans le cadre de 4 CSP. R&DCSP Ponts diviseurs5 mars 2009 Hautes Tensions 6 octobre 2009 Mécanique mini-tiroirs ASIC 7 décembre 2010 CSP du 11 janvier 2012: Intégration des R&D dans la Chaîne linéaire VFE/FE Phase II et dans l’étape préliminaire du Démonstrateur Phase 0/pré-Phase I. 8 *Priorité upgrade LHC rappelée récemment par J. Martino

Le point sur les CSP en cours  Rappels des conclusions des précédentes CSP Ponts diviseurs: 5 mars 2009 Seule partie technique non encore réalisée: tests de radiation LoI: fin

ASIC, Hautes Tensions et mini-tiroirs: 9 octobre 2009 Démarrage peu de temps après Commentaires hors de propos et maladroits que j’avais signalés à l’époque. … nous allons voir que les progrès sont manifestes, malgré quelques retards. 10

ASIC: 7 décembre

Aujourd’hui Tout a progressé selon les recommandations mais avec des décalages de calendriers 12 Besoin d’une interaction électronique/microélectronique

 Les mini-tiroirs Electronique et DAQ □ Problématique  Manutention  Inconvénients des tiroirs actuels: Longueur (1,4 m), poids (42 kg), manutention et alignement par paire, certification en super-tiroirs.  R&D sur mini-tiroirs (longueur moitié): - faisabilité - glissement dans les modules Tilecal.  Temps disponible de réinstallation durant le ″shut down″ LS3  Opération réalisable à condition d’anticiper: pré-équipement de tiroirs plus simples et aisément manipulables. F. Daudon, G. Magaud, E. Sahuc, G. Savinel, P. Verdier, G.Savinel, F. Podlyski, F. Vaz. 13

Anciens liens mécaniques Nouveaux liens Nouvelle surface de glissement Polyéthylène (Meilleure que le Noryl) ~ gain attendu d’un facteur 2. Charges en fer 4 □ Nouvelles conceptions de liens et glissement 14

Module horizontal: tiroirs en position verticale Module vertical: tiroirs en position horizontale Module à 45°: tiroirs en position moyenne Comparaison systématique standard/mini-tiroirs - En traction et en poussée. - Pour 3 positions représentatives des Modules Tilecal. en réalisant des séries de 20 mesures avec différents opérateurs (en reproduisant les mêmes masses avec des charges). □ Tests au CERN dans le bât

□ Résultats (Tableau détaillé en back up) Effets globaux - ″Moyenne″ > ″Verticale″ > ″Horizontale″, mais ″Moyenne″ toujours au-dessus. - ″Poussée″ et ″Traction″ sont voisines, mais en moyenne ″Poussée″ est 3% au-dessus … avec une large incertitude. Comparaisons des liens mécaniques - Les nouveaux types de liens ne sont pas meilleurs en outre, leur manipulation est difficile,  R&D requise sur le nouveaux liens. Comparaisons des trains de 4 mini à 1 super-tiroir standard - Les efforts sont divisés par 2 (comme attendu par les calculs). - Il n’y a jamais de blocage en ″zig zag″ … comme nous le craignions!  Rôle bénéfique du polyéthylène. 16

Résultats en accord avec les calculs théoriques (non montrés ici)  Note ATLAS Interne pour la LoI Phase II. Remarque: il est possible d’alléger de 4,5 Kg chaque mini-tiroir  gain supplémentaire de  20% sur les efforts. □ Réflexions sur la suite - Nouveaux outillages de manutention. - Etude des services, avec aménagement du banc test du LPC. 17

Janvier Concept validé - Réflexions sur l’outillage de manutention - Réflexions sur services et banc test - Liens mécaniques - Dessin ″final″ - Outillage de manutention - Banc test au LPC - Nouveaux tests au CERN (175) - Services: Cooling, câbles, fibres, (y compris HT) □ Conclusion LPC: - Etudes de design des tiroirs et des services mais pas de production future envisagée (contacts Prague/Barcelone). - Design et production des outillages de manutention. - Adaptation des 4 mini-tiroirs actuels pour le Démonstrateur. 18

Electronique et DAQ Photodiode box PMTs □ Problématique □ Rénovation du Banc test  Contraintes de physique: Conserver et même améliorer la linéarité (2% actuellement à 2 µA) des PMTs sur la dynamique 16 bits dans les conditions HL-LHC  courants plus forts induit par Luminosité ~10 µA.  R&D sur ponts diviseurs dits ″actifs″ moins sensibles aux courants sur les derniers étages des PMTs. Transistors sur derniers étages R. Bonnefoy, M. Crouau, C. Fayard, F. Vazeille Banc test adapté aux nouvelles bases et rénové (méca., élec., info.)  Les Ponts diviseurs 19

□ Caractérisation des nouvelles bases  Comparaison systématique sur 20 PMTs de 20 nouvelles et 20 anciennes bases (chaque PMT associé à une base passive et une base active) Banc test Un exemple : Sur l’ensemble des bases: Non linéarité < 0,1 % à 10 µA avec une marge de sécurité d’au moins un facteur

Janvier Concept et performances validés - Banc test opérationnel - 20 bases produites - 30 bases en production Tests de radiation LPC: - Objectif atteint: non linéarité inférieure à 0.1% quelle que soit la Luminosité bases disponibles pour le Démonstrateur. □ Conclusion 21

 Les Hautes Tensions CSP 6 octobre 2009Janvier options proposées: - 3 options embarquées - 3 options dans USA15 Seules les 3 options non embarquées sont compatibles avec mini- tiroirs  HT externe pour Démonstrateur - Etude des services - Réflexions sur utilité des ″noise killers″ LPC: Pas de R&D hormis les services traités avec les mini-tiroirs, et les câblages vers le Démonstrateur (Noise killers inclus si utiles). 22

 Electronique VFE ″Very Front End″ et FE ″Front End″ □ Problématique  Réaliser le schéma électronique idéal avec un ASIC contenant toutes les fonctions des cartes 3en1, avec numérisation signal physique (énergie et timing), calibration physique (Cs et MB), calibration électronique (CIS), voire plus … et les ADC (dynamique 16 bits à 40 MHz).  R&D sur ASIC en IBM 130 nm et électronique associée complète, en concurrence avec 2 autres solutions (Chicago et Argonne): principe du ″super-convoyeur de courant″ (idéal derrière un PMT) et développement ADC (dynamique 16 bits, 40 MHz). Remarque: IBM 130 nm est une technologie nouvelle au LPC. J. Lecoq, N. Pillet, (L. Royer), X. Soumpholphakdy, R. Bonnefoy*, D. Pallin, F. Vazeille + F. Podlyski et C. Guicheney * Prospective 23

□ R&D VFE ″ASIC″ Grande dynamique: 16 à 17 bits. Un signal PMT/Tilecal: 5 ns temps de montée, 40 ns temps de descente. Charge minimum: 25 fC. Charge maximum: 0.8 nC (1 to 1.2 nC ?). Bruit (LSB): ½ signal minimum (12,5 fC). Courants extrêmes: Minimum (1 LSB) of 625 nA. Maximum (full scale) 40 (60 mA ?).  Cahier des charges exigeant avec les 3 fonctions de la carte 3en1: - Pulses physiques (grande dynamique: µ/10  jet 1 TeV ou plus): énergie et temps. - Calibrations électroniques (CIS): injection de charges via un DAC. - Calibrations physiques avec de bas signaux (source Césium, événements Min Bias), et la numérisation intégrée des pulses physiques et des 2 types de calibrations. 24

 Solution retenue: convoyeur de courant - Permet l’intégration complète. - Toute la dynamique offerte au premier étage. - Couplage DC direct, basse impédance, au PMT. - Copies faciles pour différents usages (différents gains…). - Faible tension d’alimentation (1,6 V), faible consommation. - Bas bruit. - Peu sensibles aux radiations (IBM 130 nm). - Etc.  Nombreuses simulations  3 gains (1, 8, 64) puis fonderie effective des 2 premiers chips 0.8 cm 1.7 cm FATALIC 1: uniquement convoyeur de courant + apprentissage technologie FATALIC2: Convoyeur de courant + ampli pour le ″shaping″ Front end for Atlas Tile cAL Integrated Circuit (IC for every Clermont chips) 25

 Tests au LPC  Quelques problèmes de jeunesse (résolus) … y compris des retards via le CERN - Offset en sortie sur les 3 gains  Routage des alimentations et carte test non optimisée. - Oscillations en sortie de FATALIC2  longueur des fils de ″bonding″…  Résultats très prometteurs - Les deux circuits sont “vivants” - Les trois gamme de gain sont respectées. - La gamme dynamique est complète - Un bon accord avec les simulations Clock Logic analyzerFunction generator Test card of chip (Chip + 14 bit ADC at 80/40 Mhz) 26

Non-Linéarité - Quelques % pour les trois gains. - Résultats très moyens:  Qualité du banc test: la linéarité du générateur et étage d’entrée de la carte test.  Problèmes d’offset et d’oscillation déjà cités. Non-Linéarité Gain 64 FATALIC2 Test avec Laser et PMTs - Contrôle absolu de la plage dynamique à  20% près en utilisant l’information PMT. - Largeur non optimisée en raison du remède apporté aux problèmes d’oscillations (queue). Comparaison aux simulations 27

Muon cosmique (1 µ toutes les 2 minutes environ)  Bonne vérification de l’échelle absolue de la dynamique.  Impact fort sur la collaboration. FATALIC2 sur modules Tilecal 28  Tests au CERN (bât. 175)

 D’autres études en cours: exemple de la calibration physique (Intégrateur)  Méthode ATLAS actuelle: Intégration sur 10 ms des signaux Cs ou MB, avec une électronique différente de celle de la physique. Le Convoyeur de courant devrait encore être meilleur, mais besoin d’un gain important (Chicago: 50000) et faible offset (< 1 mV) Diagramme de Bode Gain > Offset (gain = 1 000): 86 µV convertis à l’entrée (Monte carlo avec 500 evts ) Simulations encourageantes  Une nouvelle voie est proposée: intégration numérique bénéficiant des mêmes ADC que pour les pulses physiques  sommation des conversions à 40 Mhz,  pas d’électronique séparée.  Simulations en cours (Physiciens) et tests envisagés au CERN. Remarque: renforcement du schéma idéal. 29

□ Nouvelle R&D FE: Réflexions sur l’électronique associée - Objectif ultime: le maximum de fonctions dans l’ASIC et/ou la carte 3en1 - Progression par étapes: certains éléments hors ASIC et même hors 3en1, puis intégration (ADC) ou suppression (Amplificateur pour Adders). - Tenir compte des spécifications de la Daughter Board et des formats de données. Chicago: discret Clermont-Fd: ASIC dédié Argonne: ASIC QIE Rappel du schéma 30

Pulse Intégrateur CIS Logique C/R Intégr. DAC + Comp. Régula- teurs ? Logique Comp. ASIC ″3en1″″MB2″″DB″ ″Adder″ En bleu et rouge, ce qui nous revient … ″sROD″ Ampli. Adder 31

12 PMT, 12 FE-ASIC, MB-2(LPC) & DB Regulators FPGA Multiplexing data integrator FPGA Multiplexing data integrator Distribution CLK & CTRL FE- ASIC PM FPGA Data & Control FE- ASIC ASIC DACs MB-2 DB o/e Receiver o/e Receiver o/e Receiver o/e Receiver LASER DRIVER LASER DRIVER Adders Buffer Adders Buffer Amplifier inside 32

Janvier  Concept du convoyeur validé en IBM 130 nm - FATALIC1/2 testés: LPC (Laser) CERN (LED, cosmiques) - FATALIC3 en fonderie (Chaîne complète sans ADC). - Réflexions en cours sur:. ADC 12 bits 40 MHz 130 nm. Intégrateur numérique - Ebauche FE: 3en1, MB2 - Optimisation signal. Peaking time. Largeur - Tests FATALIC3 - ASIC ADC seul et/ou FATALIC4 - Intégrateur(s) - Electronique FE Démonstrateur + carte test ASIC* - Tests Démonstrateur - Suite de l’évolution VFE et FE LPC: - Evolutions ASIC vers le design final, ponctuées d’étapes intermédiaires avec des composants provisoires sur 3en1 (ou MB2). - Design simultané électronique FE (3en1, MB2, carte test)  Démonstrateur. *Remarque: plus achat d’un générateur performant sur crédits LPC 2011  amélioration des mesures de linéarité. □ Conclusion 33

Echéances et besoins Chicago Clermont-Ferrand Argonne  Démonstrateur 34

 /01/12: CSP -19/11/12: CS LPC -Document Démonstrateur - LoI Phase II - R&D pour Démonstrateur -Tests et comparaisons Démonstrateurs au b175 ( ou fin 2012) - Poursuites R&D VFE/FE - Test beam ? - Installation Démonstrateur dans ATLAS - Prototypes - Production Phase II Travaux LPC durant les Phases 0 et pré-Phase I, pour être opérationnel dans la Phase II … qui pourrait être anticipée Phase I si besoins physiques et/ou techniques., en particulier si LAr a un Trigger digital pour Phase I, quid des Tuiles ?  Echéances 35

 Travaux et besoins financiers pour 2012 R&DActivitésCoûts Mécanique mini-tiroirs - Adaptation mini-tiroirs actuels - Liens mécaniques et services - Outillages de manutention5 K€ Hautes TensionsAdaptation pour Démonstrateur Ponts diviseursTests radiation: Banc test + faisceau5 K€ Chaîne de lecture ADC/FATALIC (fonderie*) + 3en1 + MB2 + carte test ASIC +dével. annexes pour Démonstrateur 15/25 K€ Nouvelles d’hier: Après deux années ( ) sans financement R&D  Soutien IN2P3: attribution de 17,5 K€  solution économique à condition de trouver les 7,5 K€ manquants. 36 *Solution économique: ADC seul, ″bondé″ sur FATALIC3 … s’il fonctionne bien.

 Travaux et besoins en personnel pour 2012 R&DActivitésPersonnels Mécanique mini-tiroirs - Adaptation mini-tiroirs actuels - Liens mécaniques et services - Outillages de manutention M: 1 AI + 1 T (dessin) E: 1 AI ou T + participation 1 I M et 1 I E Hautes TensionsAdaptation pour Démonstrateur Ponts diviseursTests radiation: Banc test + faisceauM: 1 T E: 1 I et AI Chaîne de lecture ASIC/ADC (fonderie) + 3en1 + MB2 + carte test ASIC +dével. annexes pour Démonstrateur µE:  2 I E: 1 AI I: 1 I Rouge: plein temps ou presque Bleu: temps partiel à très partiel Violet: consultant 37 Résumé de cette CSP du 11 janvier 2012: Intégration des R&D dans la Chaîne linéaire VFE/FE Phase II et dans l’étape préliminaire du Démonstrateur Phase 0/pré-Phase I.

BACK UP 38

Petit rappel sur les objectifs de la calorimétrie  Objectifs physiques Conserver les mêmes performances (Hadrons et muons) au HL-LHC: Résolution, linéarité, déclenchement, etc. dans un environnement plus difficile (Occupation, radiations, etc.).  Moyens techniques - Bénéficier de nouvelles technologies (Fibres GBT, ASIC, etc.). avec l’objectif ultime ″free running″ (Trigger numérique dans USA15). - Approche concertée Argon/Tuiles/Trigger. - Retour sur expérience: réduire les risques de pannes en minimisant les nombres de composants (cartes, connecteurs, câbles, etc.). 39

Test #Drawer typeHorizontalMediumVertical 11 mini, no load 2.45       standard, no load 3.53       mini, V links 5.64       mini, standard links 5.75       mini, with loads, V links 8.56       standard, with loads       mini, with loads, V links       standard super-drawer       0.59 Test #Drawer typeHorizontalMediumVertical 11 mini, no load 2.45       0.09 Presentation of results  Pulling  Pushing Results given in kg force (~ dAN).. Tests des mini-tiroirs au CERN (Extrait d’un exposé) 40

A demonstrator for digital readout of calorimeter data The idea is to provide a digital readout channel for the calorimeters that could operate in parallel with the current analog trigger. It should be used to study critical components in the future readout chain, such as the high speed optical link, the receiver boards and the preprocessor functionality. Apart from the on-detector parts it would include fibers bundles from the calorimeters to the counting room and new RODs. One conceivable path if the additional latency is not too large is to build an interface board to fit into a L1Calo PreProcessor crate that emulates the old trigger data protocol and feeds trigger tower data into the regular data steam. A better and more straightforward method would be to use spy memories in the new RODs and in the PreProcessor to catch and compare trigger tower sums produced in both data flows. However, independent of the way chosen to verify the functionality of the demonstrator design it is always important to keep the latency increase as low as possible. Fiber optic outputs from the RODs could also be used as a data source for a phase II L0Calo demonstrator. This would then constitute an early full prototype slice of the final Phase II system that could run parasitically with the existing system. The main guiding principle in this endeavor is to provide a “safe” way to gradually develop the new system while keeping the disruption to the existing system at a minimum. LAr implementation In the Liquid Argon calorimeter the front-end boards sum all the high granularity cells into.1x.1 trigger cells one per depth layer. The different layers are then summed in he tower builders into tower sums. A possible scenario would be to redesign the tower builder so that it would also digitize all layer sums and send them to counting room as digital trigger signals. This would allow evaluating the high speed that is necessary for the digital full readout of all LAr cells to the first level trigger. 41

TileCal implementation In TileCal the most straight forward option is to build the demonstrator around the plans for the new digital readout and provide additional analog outputs that could feed into old trigger summation daughter boards. Since the new system will be more compact than the present system, there will be ample space for the additional summation boards. In the digital scheme the Main Board will send all digitized data via daughter boards to the off-detector sROD and sROD preprocessor FPGAs. Here the data should be tapped into a separate path leading to the current ROD system after being converted into the standard format. The TTC clock and the appropriate TTC signals will be sent to the drawer via the sROD and the GBT protocol. To make this possible it would be necessary to build an advanced prototype of the on-detector main board and its processor board during 2011, to test it in the drawer test benches in building 175 and to build a more final prototype during A new drawer should be installed and tested in ATLAS during 2013 and part of When starting the tests in 2013 only one new drawer would be included, but if it operates as expected during tests and during actual data taking a larger section installed. In parallel with this there must be a development of the demonstrator ROD. What needs to be proven is that the new DAQ format and precision is compatible with the present one. 42

Phase I upgrade TileCal implementation If the TileCal demonstrator operates well, but it is found desirable to still keep the analog trigger option, one could, in principle, decide to install the demonstrator solution for the entire Tile calorimeter. However, the difference between this and a full phase II upgrade is smaller than for LAr. Phase II upgrade TileCal implementation When it is found that the analog option is not necessary one can optimize other parts such as the drawer mechanics to improve serviceability. Quarter sized “mini drawers” containing just one Main Board is one possibility. It is also necessary to include results and experience from other upgrade R&D projects that could not be accommodated in the demonstrator. For example it is uncertain whether a final solution to the Low Voltage Power Supply problem could be included in the demonstrator. The demonstrator Main Board and the front-end boards can in principle be used in Phase II as well, unless there are specific reasons to perform modifications. 43

Accès pour installation 44

The « super » current conveyer The input is a “super common gate”. Vi is fixed by a feedback loop. The input impedance become 1/(gm0*gm3*R6) More: This architecture is self polarized. The current is twice copied. The quiescent current is small (only 1 mA for a signal current up to 50 mA or more.)  The input impedance is now very low.  It is easy to obtain a differential structure. 46Jacques Lecoq, réunion atlas LPC 8 février 2010 Extrait exposé Jacques Lecoq au CERN  Courant  26 45