D. Breton 2, E. Delagnes 1,, H. Grabas 1,3, O. Lemaire 2, J. Maalmi 2, P. Rusquart 2, P. Vallerand CEA/IRFU Saclay (France) 2 CNRS/IN2P3/LAL Orsay (France) 3 Now with SCICPP Santa Cruz (USA) This work has been funded by the P2IO LabEx (ANR-10-LABX- 0038) in the framework « Investissements d’Avenir » (ANR-11- IDEX ) managed by the French National Research Agency (ANR). SAMPIC: A 16-CHANNEL, 10-GSPS WTDC DIGITIZER CHIP FOR PICOSECOND TIME MEASUREMENT Journées VLSI 2016

RAPPEL SUR LES TDCs En entrée, un discriminateur à seuil est requis. Son jitter contribute à degrader la résolution. Critique et souvent à forte consommation pour minimiser son jitter Introduit du “time walk” (même avec un TOT) Principe : un TDC permet de mesurer l’instant d’arrivée d’un signal logique Architecture de la plupart des TDC modernes basée sur l’association : Compteur digital (mesure grossière = période de l’horloge) Delay Locked Loop (DLL) (mesure fine = période de l’horloge / nb de cellules de la DLL) La résolution  t est limitée par le pas de quantification de la DLL q à : Avantages : taux de comptage élevé Inconvénients : résolution temporelle limitée par le pas de quantification

WTDC : un TDC qui permet de prendre une photo de la partie utile d’un signal. Photo obtenue en échantillonnant et en numérisant ce signal. Le concept du « WAVEFORM TDC » (WTDC) | PAGE 3 ~1ps An An+1  A partir des échantillons numérisés, en utilisant un algorithme digital, l’extraction du timing fin est obtenue.  Avantages: - résolution temporelle ~ qq ps - pas de problème de “time walk” - possibilité de calculer d’autres paramètres : la charge, l’amplitude…  Inconvénients: - temps mort lié à la conversion et à la lecture ne permet pas des taux de comptage aussi élevés qu’un TDC classique

LE « WAVEFORM TDC » SAMPIC | PAGE 4 Global time = counter (~10ns) + DLL (~100ps) + waveform(~ps)  Schéma de principe :  L’information complete du temps est obtenue en combinant 3 temps : - grossier = compteur GRAY de “Timestamp” ( pas de 160MHz) - médium = DLL vérouillée sur l’horloge (pas ~100 ps par cellule avec 64 cellules ) - fin = interpolation des échantillons (résultat de calcul à qq ps de précision )  Le discriminateur est utilisé seulement pour déclencher, pas pour le timing  mesure pas sensible au jitter du discri, donc un discriminateur à faible consommation peut suffire !

ARCHITECTURE GLOBALE DU WAVEFORM TDC SAMPIC | PAGE 5  One Common 12-bit Gray Counter (FClk up to 160MHz) for Coarse Timestamping.  One Common servo-controlled DLL: (from 1.6 to 10.2 GHz) used for medium precision timing & analog sampling  16 independent WTDC channels each with : 1 discriminator for self triggering Registers to store the timestamps 64-cell deep SCA analog memory One 11-bit ADC/ cell (Total : 64 x 16 = 1024 on-chip ADCs)  One common 1.3 GHz oscillator + counter used as timebase for all the Wilkinson A to D converters.  Read-Out interface: 12-bit LVDS bus running at 160 MHz (2 Gbits/s)  SPI Link for Slow Control Block diagram of SAMPIC_V1

 Profondeur de 64 cellules : compromis entre:  Précision en temps /stabilité (  courte)  Uniformité de la bande passante (  courte)  Temps disponible pour la latence du trigger (  longue)  La mémoire analogique est un buffer circulaire qui enregistre continuement le signal jusqu’à ce qu’un “trigger” survienne MEMOIRE ANALOGIQUE formée par un réseau à « capacité commutée » ( Switched-Capacitor Array ) | PAGE 6 64 cells Vin Vret  Après un retard réglable “posttrig” appliqué au “trigger”, l’écriture est stoppée et la position du pointeur d’écriture est mémorisée. Il permet de :  fournir le “temps medium”  réduire optionnellement le nombre d’échantillons lus en lisant seulement la Region d’Interêt du signal

 Contraintes de design :  Temps d’établissement à en 800ps  Bande passante de 1.5 GHz  Non linéarité < 1%  Gamme dynamique ~ 1V Développement d’une cellule mémoire “3-switch” | PAGE 7 3-switch memory cell Layout size : 20x10 µm 2 Cellule mémoire à 3 switches dévéloppée pour réduire les courants de fuite et l’effet fantôme (résidu de l’écriture N-1 sur la N) ~50fF Injections de charges induites à l’ouverture du switch 2, = Cause majeure de la Non Linéarité Intégrale dimensionnement du switch 2 : compromis entre RDSon / Bande passante (  W MOS grand) Capacité d’injection / INL (  W MOS petit) Résultats de simulation: INL ~0,2% max pour Vin de 50mV à 1V

LAYOUT DE SAMPIC | PAGE 8 Technologie: AMS CMOS 0.18µm Surface: 8 mm 2 Boitier: QFP 128 pins, pas de 0.4mm Dimension d’un canal : 200µm x 1.3mm

THE BOARD | PAGE 9 PROTOTYPAGE & ACQUISITION  Chip prototype en AMS 180nm CMOS (8mm 2 )  Version en service : SAMPIC1 (2ème version).  Module 32 voies intégrant 2 cartes mezzanines  1 SAMPIC par mezzanine  USB, Gbit Ethernet UDP  Software d’acquisition et libraries en C => caractérisation du chip et du module  Extraction du Timing (dCFD, interpolation…)  Visualisation des signaux  Déjà utilisé pour différents projets … Carte mezzanine de SAMPIC1 The acquisition software

PERFORMANCES DE SAMPIC | PAGE 10  L’ADC wilkinson fonctionne parfaitement à sa fréquence nominale de 1.3 GHz  Gamme dynamique de 1V avec un LSB de 0.5mV correspondant à 11 bits  Dispersion de gain entre les cellules ~ 1% rms  Non linéarité <1.4 % peak to peak fonction de transfert DC  Après correction de chaque cellule (fit linéaire) :  bruit = 0.95 mV rms (  Féch )  ~10 bits rms de gamme dynamique  Bruit du discriminateur ~ 2 mV rms Puissance consommée : 10mW/canal Bande passante à -3dB : 1,6 GHz Taux de comptage > 2Mevts/s (full chip, full waveform), jusqu’à 10 Mevts/s avec ZOI résidu du fit linéaire répartition de la consommation

PERFORMANCES EN TEMPS Résolution en Différence de Temps (TDR) | PAGE 11  Pas d’évènement hors temps  TDR = 18 ps rms avant correction  Distribution non gaussienne due à la non linéarité de la DLL  Peut être facilement calibré et corrigé (sinewave crossing segments method [1])  TDR = 3.5 ps rms après correction 800mV 300ps risetime 1ns FWHM Delay by cable (2.5ns) 6.4GS/s, 11bit Self trigger Single chip dCFD algorithm Only (~2 samples) [1] D. Breton et al, TWEPP 2009, p149 DLL length  TDR < 5 ps rms après correction  TDR constant pour Δ t > 10ns

VERSION SAMPET : ETAGE D’ENTRÉE NUMÉRIQUE DIFFÉRENTIEL | PAGE 12  SAMPET soumis en Novembre 2015 pour répondre aux besoins d’un projet en collaboration avec le CERN sur des TOF-PETs à haute précision  Intégration d’un étage d’entrée LVDS et SLVS  Amélioration de la DLL (spécialement pour 10 GS/s )  Nombre de bits du timestamp “grossier” augmenté à 16 bits  Amélioration du “trigger central ” (coincidence, multiplicity & OR)  Intégration de la Mesure TOT  Réglage du PostTrig par pas fractionnaire de la période d’horloge  Conversion Automatique pour éviter le temps mort commun  Couplage optionnel par groupe de 2 voies pour réduire le temps mort individuel  Résolution de l’ADC configurable de 7 à 11 bits  Intégration de tous les DACs et de l’ oscillateur nécessaires pour contrôler et calibrer le chip  chip autonome  Nouvelle version de la carte mère du module  Nouvelles versions de la carte fille, adaptées au nouveau chip  Firmware et software d’acquisition en constantes améliorations  Calcul du CFD en cours d’integration dans le firmware

 Mode digital : le signal différentiel d’entrée LVDS ou SLVS est translaté pour être adapté à la gamme dynamique de la cellule mémoire  Contraintes de design : garantir un temps de montée adapté à la fréquence d’échantillonnage et permettre la calibration temporelle avec la consommation de courant minimum Etage d’entrée de SAMPET | PAGE 13

 Répondre au besoin de mesurer la largeur des signaux alors que la profondeur d’enregistrement de 64 cellules limite la mesure directe à des impulsions entre 6ns (fe=10GHz) et 40ns (fe=1.6GHz)  Solution : ajouter une 65 eme cellule qui mesure spécifiquement le « Time Over Threshold » du signal d’entrée MESURE du « Time Over Threshold » | PAGE 14 La gamme de mesure du TOT s’étend de 4 à 300 ns.

 Un discriminateur à seuil basse consommation par voie  Un DAC 10 bits par voie pour définir le seuil  Multiples modes de déclenchement programmable par voie : LES OPTIONS DE TRIGGER | PAGE 15 Seules les voies déclenchées sont en temps-mort Fast Global Enable for common deadtime Selection du front Internal/external threshold Retard du PostTrig = fraction de la période d’horloge sur 3 bits Trigger “Central” (only OR in V1) Enable/disable Trigger Externe !

 Contraintes : faible encombrement (4 blocs par canal), faible consommation RETARD PROGRAMMABLE A PAS FRACTIONNAIRE DE LA PÉRIODE D’HORLOGE | PAGE 16 Boucle à verrouillage de retard à base d’un retard analogique Layout size : 30x20 µm²

NUMERISATION TYPE « WILKINSON » (1 PAR CELLULE) MODE AUTO-CONVERSION | PAGE 17 Trigger : chaque voie déclenchée lance son auto-conversion.  En début de conversion, l’état du compteur qui tourne continuement est mémorisé dans le registre “StartOfADCRamp” de la voie  Démarrage du générateur de rampe  Quand la rampe croise la valeur de la cellule => l’état du compteur est stocké dans le registre de la cellule.  Dès que tous les discriminateurs ont basculé, la conversion Analogique Numérique de la voie est finie => optimisation du temps mort  Lors de la lecture, les échantillons numérisés et le registre “StartOfADCRamp” de la voie, associés au Timestamp, sont lus. En mode “auto-conversion”, la valeur du registre “StartOfADCRamp” sera retranchée à la valeur des échantillons lus. Common ADC Timebase AlwaysON

RESULTATS TRES PRELIMINAIRES DE SAMPET (en cours…) | PAGE mV diff 800ps risetime 1ns FWHM Delay by cable 6.4GS/s, 11bit Self trigger Single chip TOT en fonction de la largeur du pulse TDR < 10 ps rms après correction  t  0.3% de la PE

SAMPIC, Waveform TDC auto-déclenché à 16 voies, son module 32 voies et son système d’acquisition ont été réalisés et caractérisés.  Fonctionne sur des signaux analogiques avec :  Bande passante de 1.6 GHz  Echantillonage entre 1.6 et 10.2 GS/s  Bas bruit (malgré l’écriture/lecture simultanée)  Numériseur 10 bits rms  Résolution en temps par voie < 3.5ps rms  Faible temps mort par voie de 100ns (7 bits) à 1.6µs (11 bits) et lecture à haut débit (2GS/s) => taux de comptage élevé  Déjà utilisé pour la caractérisation de détecteurs rapides (y compris des tests en faisceau au CERN)  Travail en cours :  Test exhaustif de la version SAMPET (entrée numérique) Objectif : un circuit le plus autonome possible, y compris pour la calibration  optimum pour les manips à grand nombre de voies CONCLUSION | PAGE 19

SAMPIC: RESUME DES PERFORMANCES | PAGE 20 Unit TechnologyAMS CMOS 0.18µm Number of channels16 Power consumption (max)180 (1.8V supply)mW Discriminator noise2mV rms SCA depth64Cells Sampling speed1 to 8.4 (10.2 for 8 channels only)GSPS Bandwidth1.6GHz Range (unipolar)~ 1V ADC resolution7 to 11 (trade-off time/resolution)bits SCA noise< 1mV rms Dynamic range> 10bits rms Conversion time0.1 (7 bits) to 1.6 (11 bits)µs Readout time / 2 Gbit/s (full waveform)450ns Single Pulse Time precision before correction< 15ps rms Single Pulse Time precision after time INL correction < 3.5ps rms

BACKUP SLIDES | PAGE 21

NUMERISATION TYPE « WILKINSON » (1 PAR CELLULE) MODE DE CONVERSION SIMULTANÉE | PAGE 22 Trigger: demande de conversion ChtoConv vers FPGA qui lui retourne l’autorisation de conversion Conv. Lancement de la conversion simultanée de toutes les cellules des voies déclenchées.  Démarrage de la base de temps intégrée de 1.3 GHz et envoi des 11 bits du compteur vers les cellules des voies à convertir  Démarrage des générateurs de rampe des voies à convertir  Quand la rampe croise la valeur de la cellule => l’état du compteur est mémorisé dans le registre de la cellule => la conversion Analogique Numérique est terminée  En fin de conversion, les échantillons numérisés, associés au Timestamp, sont lus canal par canal  La pente de la rampe est réglable: compromis vitesse/précision => 1.6µs pour 11 bits ramené à 100ns pour 7 bits : principal contribution au temps mort Common ADC Timebase

 Lecture pilotée par les signaux Read et Rck => controllés par FPGA  Données lues voie par voie avec un mécanisme de priorité pour éviter de lire toujours la même voie à fort taux de comptage  Lecture optimisée de la zone d’intérêt pour réduire le temps mort ( nb de cellules lues choisi dynamiquement)  Lecture des données à travers un bus parallel LVDS 12 bits incluant :  Voie en temps mort seulement pendant la conversion et non pendant la lecture (register de donnée est un réel étage de bufferisation) PHILOSOPHIE DE LECTURE | PAGE 23 Identificateur de voie, Timestamps, Index de la cellule Trigger Les cellules (toutes ou celles sélectionnées) d’une voie donnée envoyées séquenciellement Lecture Standard à 2 Gbits/s -> Taux > 2 Mevts/s (full chip, full waveform)

PHILOSOPHIE de CALIBRATION | PAGE 24  Les chips à base de SCA souffrent d’imperfections reproductibles qui peuvent être facilement corrigées après calibration.  Le but est de trouver le meilleur rapport performance/complexité.  Mais aussi d’atteindre le niveau le plus élevé de performances.  SAMPIC offre de très bonnes performances avec seulement deux types de calibration:  Amplitude: gain et offset des cellules (fit linéaire ou parabolique)  utilise une rampe DC  Time: INL de DLL (un offset par cellule)  utilise un simple signal sinusoidal  Cela nécessite un volume limité de données de calibration standard :  6 Octets/cellule/fréquence d’échantillonage  soit 5 à 8 kOctets/chip/fréquence d’échantillonage )  peut etre stocké dans une EEPROM (1Mbit).  Ces simples corrections pourraient même être embarquées dans le FPGA.