Prototype SUZE02  MISTRAL

IPHC 2 6/6/2011 VLSI Sommaire Spécifications du capteur MISTRAL dédié à la jouvence d’ITS-ALICE Proposition d’un capteur Mistral Spécifications de lecture du capteur  Modélisation des hits  Codage et redondance avec 4 lignes de discriminateurs  Format du codage pour cluster 4x5 Implantation de SUZE dans le FSBB  MISTRAL Synthèse des composantes de SUZE02 Conclusion

IPHC 3 6/6/2011 VLSI Spécifications du capteur MISTRAL dédié à la jouvence d’ITS-ALICE valeurremarquesunité Taux de collision101Couche la + interne L0 pour les capteurshits / collision / cm² Facteur de sécurité2< f <3A déterminer en fonction du débit de sortie Dimension du pixel20 …40µm Temps d’intégration< 10Afin de maintenir la proportion d’événements superposés à moins de 10%. µs fréquence moyenne de collision 50 KHzPb-Pb Tolérance aux radiations ionisantes 2MRad Tolérance aux radiations non ionisantes 2x10 13 Neq/cm² Température de fonctionnement °C

IPHC 4 6/6/2011 VLSI FSBB Capteur Mistral Surface sensible de 1 x 3 cm2, 3 modules FSBB (Full Scale Building Block) identiques. Dimension du pixel: 22x44 µm2. ~1 cm Discriminateurs Traitement numérique 512x256 Sortie série ? Discriminateurs 512x256 Discriminateurs 512x256 Traitement numérique

IPHC 5 6/6/2011 VLSI Matrice de pixels de 1 cm²  Géométrie du pixel : (22 x 44) µm²  512 colonnes x 256 lignes A) Objectif à atteindre : lecture sur une seule face en 6.4 µs B) Solution alternative : lecture sur 2 faces en 12.8 µs  Lecture ligne par ligne Temps de lecture d’une ligne = 6.4/256 = 25 ns A)  Flux de transmission brut monochrome binaire 512 x 256 / 6.4 µs = Gbits/s avec hypothèse A) Spécifications de lecture du capteur 6.4 µs 1 seul côté 512 colonnes 256 rangées 4 rangées lues en // 128 rangées 512 colonnes = 1cm 1 cm 128 rangées A) B) 12.8 µs côté A côté B Comment augmenter le temps de lecture d’une ligne  Lire plusieurs rangées simultanément  Parallélisme Comment réduire le flux  Diminution de la surface retenue après lecture Hypothèses de la physique: dans la couche L0: ~101 hits / collision / cm² dépendant du temps d’intégration < 20 µs + facteur de sécurité  taux de la matrice affectée à déterminer ne nécessitant pas d’envoyer la totalité du flux de transmission initial brut  modélisation de l’affectation de la matrice lors de la lecture (hit, cluster..)  Fenêtre temporelle d’acquisition et de transmission Information donnée par des triggers externes L0 et L1 2 rangées lues en // Tolérances aux radiations (SEU Single Event Upset)  implémentation d’une logique redondante pour le flux de contrôle, mais pas pour les données  Choix du code de Hamming pour les corrections d’erreurs?

IPHC 6 6/6/2011 VLSI Modélisation des hits Comment caractériser un "hit "?

IPHC 7 6/6/2011 VLSI Codage et redondance avec 4 lignes de discriminateurs M M+1 M+2 M+3 N+1 N+2 N+3 N  La lecture est faite sur 4 lignes simultanément. Avec un "pipeline" additionnel stockant les 4 lignes précédentes, nous pouvons supprimer les redondances dans les blocs adjacents.  L’adresse ligne du hit (4 x 5) est donnée par M ou N +  (avec 0    3) Hit 1 Hit3Hit 4 Hit 3a Hit 3b Hit 4a Hit 4b Hit 3Hit 4Hit2

IPHC 8 6/6/2011 VLSI (20bits) (8 bits)2829 Codage du hit sur 4 rangées 5 colonnesAdresse de la colonne  ( 2 lignes ) 1 bit  ( 4 lignes ) 2 bits Format du codage pour cluster 4x5 Statut de ligne Hit (1  x  19) (8 bits) (8 bits) ou 22 Nb cluster ½ ligne 0 & code de HammingNb cluster ½ ligne 1 & code de Hamming Adresse de ligne ( 2 lignes )  128 (7 bits) Adresse de ligne ( 4 lignes )  64 ( 6 bits)

IPHC 9 6/6/2011 VLSI Implantation de SUZE dans le FSBB  MISTRAL Max 18 hits / rangées 512 colonnes SDS: 2 rangées: 2 discri/col. 4 rangées: discri.numérique Latence L0: active SUZE  L1: active la transmission série  Envoi du nombre de hits reçus pour décision de l’envoi du trigger L1 

IPHC 10 6/6/2011 VLSI Synoptique de la gestion des mémoires

IPHC 11 6/6/2011 VLSI Synthèse des composantes de SUZE02 Scan de données éparses SDS (Sparse data scan)  FSBB : 512 colonnes  8 x 32 blocs : 6 hits (4x5 pixels) par bloc détecté avec gestion de la redondance inter-bloc et inter groupe de 4 lignes sortie 16 x 6 hits  Suze02 : 128 colonnes  4 x 32 blocs : 6 hits (4x5 pixels) par bloc détecté avec gestion de la redondance inter-bloc et inter groupe de 4 lignes sortie 4 x 6 hits Multiplexeur  FSBB : sortie 16 x 6 hits  18 hits par groupe de 4 lignes  Suze02: sortie 4 x 6 hits  9 hits par groupe de 4 lignes 18 hits par groupe de 4 lignes Registres JTAG  9 hits par groupe de 4 lignes Gestion mémoire  Fréquence max interne 320 MHz  Fréquence max d’écriture des mémoire  80 MHz  Ecriture de 20 x 32 bits par groupe de 4 lignes  Mémorisation de 4 images maximum  Fréquence max de lecture  80 MHz Capacité de la Mémoire  4 x 32 x 512 = bits avec 4 mémoires double-port Transmission série  ~ 700 Mbits/s en 1 ou 2 sorties

IPHC 12 6/6/2011 VLSI Conclusion Suze01( Ultimate)Suze02 (Mistral) Unité Taux de collision2.4 x x 10 5 Hits/s/cm² Taux de hitsPar ligne9 par 4 pixels max Pour 4 lignes18Pour 20 pixels (4 x 5 ) Lecture de la tramedurée200100ns Prise en compte1Version A: 4 Version B: 2 Ligne(s) Matrice totale185Version A: 6.4 Version B: 12.8 µs matrice928 x x 512Lignes x Colonnes SortieNombre de sortie22 Taux de bits320700Mbits/s Plan mémoireEspace4 x 2048 x 164 x 512 x 32Bits Type de mémoireRAM simple portRAM double port TechnologieAMS 0.35 µmTower 0.18 µm Nécessité d’une nouvelle étude pour une suppression de zéros ?? Flux de données brut par chip (3 FSBB) 3 x 20,5 Gbits/s Avec la suppression de zéros : sans trigger 3 x 2.2 Gbits/s avec trigger 3 x 0.7 Gbits/s  diminution du taux de bits de sortie  30 fois

IPHC 13 6/6/2011 VLSI Capacité de lecture du capteur Taux d’informations retenues  Taux de collision (T c )dans la couche L0: ~101 hits / collision / cm²  Facteur de sécurité (F s ) de 2~3  2,6  Taux de pixels bruyants (T pb ): 1/ 3 x10 -3 de l’ensemble de la matrice (256 x 512) =  Taux de hits / trame Géométrie A) avec t int = 6.4 µs ( lecture de 4 rangées à la fois sur une seule face)  F s x [ T c + T pb ) = 2,6 x ( ,69)  376 Géométrie B) avec t int = 12.8 µs ( lecture de 2 rangées à la fois sur une seule face)  F s x [ T c + T pb ) = 2,6 x ( 101/2 + 43,69/2)  188  Taux de hits / ligne Géométrie A) 376 x 4 / 256  5.88 Géométrie B) 188 x 2 / 128  2.94

IPHC 14 6/6/2011 VLSI Evaluation de l’espace mémoire et transmission Espace Mémoire A) Taux de hit par ligne 5.88 B) Taux de hit par ligne 2.94 Espace mémoire pour une trame avec un taux de hit /ligne de 4  ( ) x 32 x 376/ 4 = Mise en mémoire de 4 images successives  4 x = Solution IP Tower (4 frames max) 4 x 32 x 512 = Pour rappel SUZE01 avec Ultimate (Projet STAR)  Plan mémoire = 2048 x 32 x 2 = bits 376 hits/trames FSBB ~1 cm² 512 colonnes 256 rangées 188 hits/trames 128 rangées 512 colonnes = 1cm 1 cm 128 rangées Transmision Données  ( ) x 30 x 376/ 4 = Signaux de contrôle  Début et fin de communication (Header + trailer) = 60 bits  Nombre de hits : 9 bits  Numéro de la trame : 16 – 21 bits Données à émettre  = bits en 20 µs  709 Mbits/s sur une voie ou 355 Mbits/s sur 2 voies

IPHC 15 6/6/2011 VLSI Bloc fonctionnel du prototype SUZE02

IPHC 16 6/6/2011 VLSI Planning prévisionnel Soumission:  Final design Décembre 2012 (le circuit doit-être envoyé 1 semaine avant au fondeur ici Tower!) Etapes du « design » (proposition)  Fin Juin: Définition de l’architecture comportementale incluant:  Les stimuli du banc test  Test bench  Fin septembre: Revue de progression :  validation de l’architecture comportementale  Synthèse  schémas RTL  Fin Octobre: Revue du design:  Simulation & vérification  Floor-planning & layout, (DRC, LVS)  Simulation & post simulation  Fin Novembre : Vérification finale… iteration

IPHC 17 6/6/2011 VLSI Shifter before Mémoiremanagement (back-up) Daisy chain of all the ligne states WHY? A) Load the 9 states of the group 1(encoding of colonne 256 –511)  to the register B) Shift the register form the right to the left :The number of shift = number of hit states (st_ligne) + 1 (if st_ligne < 0, no shift.) C) Load the 9 states max of the group 0(encoding of colonne 0 –255)  to the register

IPHC 18 6/6/2011 VLSI Preparation of 4 blocks 100 ns

IPHC 19 6/6/2011 VLSI Writing Memory timing diagram

IPHC 20 6/6/2011 VLSI Testability Figure 33: testability synoptic

IPHC 21 6/6/2011 VLSI FIFO Les E et S peuvent être synchrones ou asynchrones Il peut y avoir une ou deux horloges Homogénéisation de vitesse (écriture rapide mais sporadique lecture plus lente mais régulière) « First in-First out » = Queue « Last in - First out » = Pile

IPHC 22 6/6/2011 VLSI Géométrie physique des pixels allongés  modèle mathématique Pour accroître l’efficacité de collection de charge, l’implantation des diodes dans la matrice de pixels se fait en quinconce Codage (20 bits)