Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse pour obtenir le grade de Docteur de lUniversité de Provence Manuel SELLIER Mercredi 1 er Octobre 2008

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 1

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Essor de la microélectronique Complexité 01/10/08 2 Surface Vitesse Coût Consommation

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Du circuit au transistor 01/10/08 3

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier La loi de Moore 01/10/08 4 source : Intel

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 5

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier De nombreux obstacles à la continuation de la loi 01/10/08 6 Au niveau du dispositif élémentaire (transistor) Au niveau du circuit

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Principe de leffet transistor et effets canaux courts Schéma Sous le seuil (V GS <V TH ) Equivalents électriques SD SD Grille Vue en coupe Grille SourceDrain Oxyde Grille Allure du potentiel dans le canal SCE DIBL Drain Source Grille Source Drain V GS V DS I DS V th,long I OFF,long V th,court I OFF,court SCE I OFF,court, V DS= V DD V th,court, V DS= V DD DIBL I DS (échelle log) V GS 01/10/08 7 Couche dinversion Au dessus du seuil (V GS >V TH )

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Dégradation de la pente sous le seuil 01/10/ V D >0 V G <V th I thermique I diffusion V GS I OFF I th V th S S >60mV/dec tension de grille (V) courant de grille (at/cm²) I DS (échelle log)

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier De nombreux obstacles à la continuation de la loi 01/10/08 9 Au niveau du dispositif élémentaire (transistor) Au niveau du circuit

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Hausse des puissances / interconnections résistives 01/10/08 10 densité de puissance (W/cm²) Nœud technologique (nm) fuites puissance active Résistivité du métal massif joints de grain effets de bord largeur de ligne (nm) Résistivité (µOhm.cm) Résistance de ligne (Ohm/µm)

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Des paramètres de plus en plus variables 01/10/08 11 Nombre de dopantspotentieldensité délectrons Variations Locales FF SSSSA SF FS Délai (UA))

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 12

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Polysilicium Oxyde Silicium Capacité de polysilicium Capacité doxyde Capacité de substrat VGVG VGVG Darkspace Diélectriques haute permittivité / grille métallique substrat Grille SiO 2 T ox High-K substrat Grille T HK C ox = OX T ox C HK = HK T HK ex: HfO 2, HfO2 = 25 ( SiO2 = 4) Polysilicium déplété Grille Métallique +25% sur C ox 01/10/08 13

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Techniques daugmentation de la mobilité 01/10/08 14 A partir du substrat Substrat Si x Ge 1-x BulkSSOI BULKSSOI Si SiGe box SiGe SD SiGe SEG Contraintes induites par le procédé Liners CESLSMT Orientation cristalline In-plane Out of plane Mod.Orientation Si Channel Substrat tourné Orientation cristalline STI SACVD

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Nouvelles architectures de transistors Bulk FD SOI FD SON GP DG (Delta, FinFET, SON, Vertical, TriGate, Omega, etc., etc. Xj T dep REF.:T. Skotnicki, invited paper ESSDERC 2000, pp , edit. Frontier Group DG 01/10/08 15

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier SOI/SON 01/10/08 16 S.Monfray et al. IEDM04

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Double Grille / Transistor à ailettes (FinFET) 01/10/08 17 STM, IEDM 2003Fresscale website

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Gestion de la puissance Clock gating Polarisation du substrat (Reverse Back Biasing; Forward Back Biasing) Adaptation du voltage et de la fréquence en fonction du besoin (Dynamic Frequency Voltage Scaling) 01/10/08 18 PLL V GS I DS Grille Source Drain V GS V DS I DS

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Manque de solutions connues au niveau circuit Variabilité : exemple de la SRAM Résistances: travail seulement sur les capacités 01/10/08 19

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 20

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Enjeux de létude 01/10/08 21 Technologie Conception Développement dune technologie Long retour dinformation, anticipation fastidieuse Problématiques circuit délai RC variabilité Nouvelles technologies de transistors kits de conception year RC Delay (ns/mm) 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 0,00,20,40,60,81,01,21,4 Silicium nécessaire

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Enjeux de létude 01/10/08 22 Conception Développement dune technologie Cette étude Technologie 1. Modélisation / Elaboration de kits de conception 2. Fournir des critères dévaluations technologiques à partir de circuits simples (simulations SPICE) 3. Evaluation de circuits complexes

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 23

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Développement de kits de conception Flot « Full Custom » Règles de dessin (flot « Full Custom ») Modèles électriques (SPICE) Flot digital (standard cells) Paramétrage des outils de CAO (flot digital) Librairies 01/10/08 24

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Techniques de modélisation prédictives existantes 01/10/08 25 Simulation SPICE Données silicium Procédure dajustement Carte modèle TCADCarte modèle n-1 Modification des paramètres Profil MASTAR Recodage AvantagesInconvénients PrécisionLenteur du processus PrédictibilitéPeu flexible AvantagesInconvénients SimplicitéPas physique Pas de grand saut technologique AvantagesInconvénients SimplicitéModèle physique simplifié FlexibleModèle dynamique limité Outil de référence 01/10/08 25

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Utilisation de MASTAR 01/10/08 26

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Principe Approche MASTAR classique Séquence MSIM (Mastar SIMulator) Idée : Réécrire MASTAR dans une carte modèle SPICE BSIM Modèle SPICE pour lévaluation prédictive de circuits. BSIM3 model card MASTAR Analytical equations Tox=1.2 Nbulk=5e17 Architecture=SOI … Spécification du dispositif (fichier.pro) Création de la carte modèle.pro parameters Tox=1.2 Nbulk=5e17 Architecture=SOI … Spécification du dispositif (fichier.pro) équations analytiques de MASTAR (code C ) programme MASTAR Charactéristiques du dispositifs(Ion, Ioff, CV/I, SS, etc…) Simple Rapide Physique Prédictive 01/10/08 27

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Principe de codage Principe Exemple Eléments modélisés de la sorte : Tension de seuil SCE DIBL Pente sous le seuil Mobilité 01/10/08 28 P BSIM = f(P 1,P 2,P 3,…,P N ) But : trouver (P 10,P 20,P 30,…,P N0 ) tels que P BSIM (P 10,P 20,P 30,…,P N0 ) =P MASTAR Solution :

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Eléments codés différemment Elements issus dune étape de caractérisation sur MASTAR Polydéplétion Résistances séries Autres éléments Courants de grille Jonctions Sources dinexactitude : Paramètre de lissage Mobilité fixe 01/10/08 29

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Eléments dynamiques Eléments intrinsèques : Capacité C ox =Q/V calculée par le modèle SPICE Eléments extrinsèques Capacités de recouvrement C ov données par MASTAR Capacités de Miller C fringe : modèle de la littérature 01/10/08 30 C ox C ov C fringe

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Validation par rapport à MASTAR 01/10/08 31

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Validation statique 01/10/08 32 ID(VG)ID(VD) 90nm 65nm

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Validation dynamique 01/10/ nm 65nm

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Modélisation des interconnexions 01/10/08 34 réseau RC distribué Fil étudié Plan de masse espacement minimal extraction des paramètres RC Charlet, F et al., SISPAD 2000 Table ITRS

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 35

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Enjeux de létude 01/10/08 36 Conception Développement dune technologie Technologie 1. Modélisation / Elaboration de kits de conception 2. Fournir des critères dévaluations technologiques à partir de circuits simples (simulations SPICE) SRAM Lignes dinterconnexion 3. Evaluation de circuits complexes

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier SRAM : enjeux 01/10/08 37 D G V dd GD Points de fonctionnement stables possibles (0 ou 1) Marge au bruit variabilité locale

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier SRAM : effet de différentes technologies 01/10/08 38, σ TSi, σ Nch Bulk FDSOI Thick Box FDSOI Thin Box/SON SNM, σ W Ref : F. Bœuf, M. Sellier et al., VLSI 2007 F. Bœuf, M. Sellier et al., SSDM 2006 F. Bœuf, M. Sellier et al., JJAP Technologies simuléesEléments ajustésSource 45nmDispositifsSTM Simulations de SRAM

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier SRAM : nouvelle mémoire, 1 ère innovation Solution classique : 22nm BULK 1 ère innovation : Utilisation de dispositifs NMOS non dopés Rendement Performances médiocres Pas de rendement Performances accrues transistors NMOS non dopés Technologies simuléesEléments ajustésSource 22nmDispositifs, GéométriesITRS 01/10/08 39

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier SRAM : nouvelle mémoire, 2 ème innovation 2 ème innovation : Réduction de la conductance du PMOS Réduction de la variabilité du PMOS stabilité accrue 1 ère innovation : Utilisation de dispositifs NMOS non dopés transistors PMOS peu conducteurs

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier 45nm 130nm 32nm 22nm 14nm 65nm 90nm 45nm 130nm 32nm 14nm 65nm 90nm 22nm [2010] [2001] [2013] [2020] [2007] [2005] [2016] Lignes dinterconnexion – longueur critique 01/10/08 41 Longueur critique Ligne de longueur variable Technologies simuléesEléments ajustésSource 130nm, 90nm, 65nm, 45nm, 32nm, 22nm, 16nmDispositifs, R, C, GéométriesITRS

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Longueur de ligne et sortance de la cellule variables Lignes dinterconnexion – influence de la largeur des transistors 01/10/08 42 Technologies simuléesEléments ajustésSource 130nm, 90nm, 65nm, 45nm, 32nm, 22nm, 16nmDispositifs, R, C, GéométriesITRS longueur largeur du transistor

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Lignes dinterconnexion – délai optimal avec répéteurs 01/10/08 43 Technologies simuléesEléments ajustésSource 130nm, 90nm, 65nm, 45nm, 32nm, 22nm, 16nmDispositifs, R, C, GéométriesITRS Ligne de longueur fixe avec nombre de répéteurs variable

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Enjeux de létude 01/10/08 44 Conception Développement dune technologie Technologie 1. Modélisation / Elaboration de kits de conception 2. Fournir des critères dévaluations technologiques à partir de circuits simples (simulations SPICE) 3. Evaluation de circuits complexes Effets des résistances seules Evaluation circuit à routage fixe Flot de conception entièrement prédictif

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Evaluation circuit à routage fixe 01/10/08 45 Technologies simuléesEléments ajustésSource 130nm, 90nm, 65nm, 45nm, 32nm, 22nm, 16nmDispositifs, R, C, GéométriesITRS Additionneur / Multiplieur : 5000 transistors, 65nm, 58µm x 52µm 1E-11 1E-10 1E Production Year Switching Time (s) BULK Thin Films DG 16% / year 1E-11 1E-10 1E Année de production Délai du circuit BULK Filmes minces Double Grille 16% / an Oscillateur en anneau Ref : M. Sellier et al., JJAP

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Placement routage prédictif (1) 01/10/ nm 80,4% 22nm 83,1% 16nm 94,8% scénario de résistance Répartition des longueurs de fil : Distribution des cellules Densité de cellules : Nombre grandissant de buffers Contraintes respectées? OUI NON Circuit non fonctionnel Technologies simuléesEléments ajustésSource 65nmRésistanceITRS

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Placement routage prédictif (2) 01/10/08 47 Spice models code RTL Modèles dinterconnections Techno.lef (=DRM) fichier GDS libraries de Std cells Rapports Spécifications du circuit (ex: fréquence dhorloge, surface) Outils de Caractérisation, Synthèse & Placement Routage Extrapolation à partir dautres technologies Travail de modélisation Technologie 45nm existante Technologie 45nm virtuelle basée seulement sur des données 65nm

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier 45nm Placement routage prédictif : résultats 32nm Technologies simuléesEléments ajustésSource 32nmDispositifs, R, C, Géométries, Libraires, Fréquence, Floor PlanSTM CLK IV DLY BF AUTRE Type de cellules Nombre CLK IV DLY BF AUTRE CLK IV DLY BF AUTRE 32nm CLK IV DLY BF AUTRE Type de cellules Nombre CLK IV DLY BF AUTRE CLK IV DLY BF AUTRE 01/10/08 48

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Plan Contexte Loi de Moore Difficultés technologiques rencontrées Solutions potentielles Enjeux de cette étude Mise en œuvre de la plateforme dévaluation technologique Modélisation dispositifs Modélisation interconnexions Résultats Circuits élémentaires Mémoires SRAM Lignes dinterconnexion Circuits complexes Circuit placé routé Placement routage prédictif Conclusion 01/10/08 49

Evaluation au niveau des circuits des futures technologies CMOS Soutenance de thèse de Manuel Sellier Conclusion Loi de Moore en danger Problématiques liées au dispositif Problématiques liées au circuit Problématiques communes (variabilité, résistance) Kit de conception prédictif Modélisation des dispositifs Modélisation des interconnexions Evaluations circuit Variabilité : Solutions prometteuses, dispositifs peu dopés Interconnexion : Longueur de ligne critique Perte dinfluence de la taille des transistors Les répéteurs sont une solution limitée par nature Circuit : Flot de conception prédictif Pas de problèmes de délais pour les blocs de faible dimensions Etude à poursuivre sur des blocs de plus grande dimension 01/10/08 50