Architectures et systèmes à microprocesseurs – ELEC288

Slides:



Advertisements
Présentations similaires
« Network Processor Appliance »
Advertisements

PC / Traitement numérique / Contrôle Environnement logiciel
Le monde i-mode Epreuve Oral – 16/03/05 Master STIC / CAM API et environnement de développement Bakogiannis Anastasios ( )
CRÉER UNE APPLICATION INTERNET RELIEE A UNE BASE DE DONNEES
Placement de Motifs Architecture Application Contraintes: - Charge
Architecture de machines Le microprocesseur
Les systèmes embarqués
Architecture de machines Les entrées sorties Cours
TECHNOLOGIE DES ORDINATEURS
.NET MicroFramework Historique & état des lieux Architecture A lintérieur du MicroFramework Demo: Sumo Robot.NET MicroFramework.
« Les Mercredis du développement » Introduction Office « 12 » Présenté par Bernard Fedotoff Microsoft Regional Director Agilcom.
LIRMM 1 Journée Deuxièmes années Département Microélectronique LIRMM.
Une Télésurveillance Au delà d’un simple % de disponibilité
Le developpement web  Préparé par : ASSAL Lamiae JAMALI Zakarya
Présentation de l’Architecture Windows NT
Exposé Système Netware 5 11 /10/ 2001 Aurélie Démolis
Exposé de Système - Informatique et Réseau
Joscelin OUDRY IR2000 année
Chapitre 3 Les Circuits Spécialisées ASIC et La consommation de puissance Smail NIAR MASTER1 INEM.
Objectif de l’exposé.
Performances 1 Évolution : Performance. Performances 2 Évolution : Mémoire.
Objectifs Identifier l’interface entre le logiciel de plus bas niveau et le matériel Comprendre la problématique de l’architecture du jeu d’instruction.
Architecture Systèmes
Auto Apprentissage Le DSP
Analyse et Optimisation de code
1 Placement automatique des composants lors du déploiement dapplications à base de composants Abdelkrim Beloued Chantal Taconet, Dhouha Ayed, Guy Bernard.
Informatique parallèle hautes performances
Architecture de machines Principes généraux
Introduction aux CMS.
Plateforme de gestion de données de capteurs
Robot de Télé-Surveillance
JAVASERVER FACES Un framework Java pour le développement Web.
Architecture des Ordinateurs
Informatique temps réel et réseaux de terrain – ELEC365
SITES E-COMMERCE RESPONSIVE
Optimisation et parallélisation de code pour processeur à instructions SIMD multimedia François Ferrand.
Alain Romeyer - 15/06/20041 UMH Machines livrées le 08/04/2005 Configuration choisie (différente des autres sites) : 6 machines SUN Fire V20Z.
Introduction Objectifs du cours Évaluation Références
Systèmes Superscalaires et VLIW
SSO : Single Sign On.
Chap. 2 - Structure d’un ordinateur
JEE 5 F.Pfister 2 institut eerie JEE – Une plateforme serveur  Développement et exécution d'applications réparties.
Informatique 1. Les applications de l’informatique
Lycée ELKHAWARIZMI De SAFI
Cours Architecture des Systèmes Informatiques
PROJET CAPS Compilation, Architecture, Processeurs Superscalaires et Spécialisées.
André Seznec Caps Team IRISA/INRIA 1 Processeurs Hautes Performances Panorama et Nouveaux Défis André Seznec IRISA/INRIA
Les systèmes mono-puce
“Software defined Storage”
MEMOIRE INDUSTRIEL ESIEA
INF3500 : Conception et implémentation de systèmes numériques Pierre Langlois Performance de circuits.
L’architecture du processeur Xtensa de Tensilica
INF3500 : Conception et implémentation de systèmes numériques Pierre Langlois Modélisation VHDL de.
Journées d'études Faible Tension Faible Consommation 14, 15, 16 mai Gwenolé CORRE, Nathalie JULIEN, Eric SENN, Eric MARTIN LESTER, Université de.
ARPO: architecture des processeurs superscalaires,VLIW et optimisation André Seznec et François Bodin.
La Gamme P OWER M ATE La Gamme P OWER M ATE. Agenda 1. Benchmark Celeron & Roadmap Intel 2. La Gamme P OWER M ATE 3. La Gamme Moniteurs NEC.
PROJET CAPS Compilation, Architecture, Parallélisme et Système.
Gei 431 Architecture des ordinateurs II – Frédéric Mailhot Étude de cas Maintenant qu’on a vu les pipelines, le superscalaire, le VLIW, la gestion des.
1 École des Mines de Saint-Etienne. 158, cours Fauriel Saint-Etienne Cedex 2. Tél Fax Jean-Jacques Girardot
1 Université Henri Poincaré, Nancy 1 La préemption appliquée aux FPGAs Soutenance de rapport bibliographique de DEA Faculté des Sciences Vandoeuvre-lès-Nancy.
INTRODUCTION.
Simulation de jeux d’instructions à hautes performances
Optimisation pour la Conception de Systèmes Embarqués
PROJET CAPS Compilation, Architecture, Processeurs Superscalaires et Spécialisées.
PROJET CAPS Compilation, Architecture, Processeurs Superscalaires et Spécialisées.
ARPO: architecture des processeurs superscalaires,VLIW et optimisation André Seznec et François Bodin.
PROJET CAPS Compilation, Architecture, Parallélisme et Système.
Les Nanotubes de Carbone
Evaluation d’architectures pour les sites web utilisant des bases de données Article de Wen-Syan Li, Wang-Pin Hsiung, Oliver Po, K. Selcuk Candan, Divyakant.
Systèmes à microprocesseur Les mémoires
Transcription de la présentation:

Architectures et systèmes à microprocesseurs – ELEC288 Transmeta™ Crusoe™

Plan de la présentation Introduction Architecture hardware et software 128-bit VLIW Engine Code Morphing™ software (CMS) Technologie LongRun™ Applications et spécifications Transmeta™ Efficeon™ Conclusions

Introduction Introduit en Janvier 2000 Compatibilité totale x86 Spécificités Plus léger : performance/watt >> Plus long : 128-bit VLIW Engine Plus froid : Code Morphing™ & LongRun™ Plus petit : systèmes « fanless »

Architecture hardware (1)

Architecture hardware (2)

Architecture software (1)

Architecture software (2)

128-bit VLIW Engine (1) Very Long Instruction Word Molécule de 64 ou 128 bits de long Jusqu’à 4 instructions de type RISC (atomes) Molécules exécutées dans l’ordre (pas x86) Format de la molécule détermine immédiatement le routage des atomes Atomes exécutés en parallèle Remplissage de la molécule effectué par le Code Morphing™ Software

128-bit VLIW Engine (2) Situation classique Pentium™ II et Pentium™ III Out-of-order Hardware complexe Plus de Silicium Plus de consommation

128-bit VLIW Engine (3) Situation chez Transmeta™ Crusoe™ Hardware simple Moins de Silicium Moins de consommation

128-bit VLIW Engine (4) Taille de la puce clairement réduite

Code Morphing™ Software (1) Système de traduction dynamique x86 ISA (target)  VLIW ISA (host) Code Morphing™ Software en ROM Premier programme chargé au Boot Recopié en DRAM Seule chose que voit la partie x86 Seul programme écrit en VLIW Upgradable

Code Morphing™ Software (2) Avantages CMS peut être changé sans affecter le x86 Mieux qu’un simple VLIW ISA Simple VLIW ISA : compilateur tient compte de l’architecture du pipeline  recompilation en cas de changement d’architecture Anciennes applications tire toujours le meilleur parti du x86 ISA Liberté sur la frontière Hardware-Software En fonction de l’application (PDA ≠ Server)

Code Morphing™ Software (3) Désavantages Certains cycles sont dédiés au CMS Performances d’un processeur x86 jamais atteintes (attention aux benchmarks actuels) Décodage Décode plusieurs instructions en une fois Translation cache Cas classique : décodage à chaque instructions  limitation sur le type de transformations possibles Cas Transmeta™ Crusoe™ : décodage amorti sur plusieurs exécutions, optimisation

Code Morphing™ Software (4) Filtrage Optimisation du code le plus exécuté ≠ modes d’exécution en fonction de la sortie du filtre Interprétation Traduction simple Haute optimisation Prédiction et branchement Collecte d’informations Fréquence d’exécutions des blocs Historique de branchement Optimisation des branches les plus fréquentes Peut exécuter les deux branches

Code Morphing™ Software (5) Étapes du Code Morphing™ Software Traduction x86 ISA  VLIW ISA Optimisation du code x86 Élimination des sous expressions Code invariant des boucles retiré Ordonnancement Création des molécules

Code Morphing™ Software (6) Exemple simple Traduction x86 VLIW Optimisation Ordonnancement

Technologie LongRun™ (1) Cas classique Ajustement de la fréquence 1 seul « on » state Plusieurs « off » states Réduction linéaire en puissance Peut être ressenti par l’utilisateur (DVD, MP3) Monitoring thermique Pertes de performances si dépassement de T°

Technologie LongRun™ (2) Cas Transmeta™ Crusoe™ Ajustement de la fréquence Par pas de 33MHz Ajustement du voltage Par pas de 25mV Ajustement jusqu’à 200 fois par seconde Réduction cubique en puissance LongRun™ Thermal Extension (LTX) Géré par un module au sein du CMS

Technologie LongRun™ (3)

Applications Portables Tablet PCs Thin Clients UPCs (Ultra-Personal Computer) Servers (peu) Desktops (peu) Workstations (peu) Embedded devices

Spécifications

Transmeta™ Efficeon™ Nouvelle génération du Crusoe™ 128-bit VLIW  256-bit VLIW LongRun™  LongRun2™ AntiVirusNX™, SSE3 Jusqu’à 1.7GHz

Conclusions (1) Bonnes innovations Vraiment différent des processeurs x86 actuels Performances plus basses que les processeurs x86 actuels Très bon rapport performance/watt Orienté « mobile application », là où la consommation et la taille prévalent

Conclusions (2) Système « fanless » Plus que dangereux pour le Pentium™ III Aucun problème pour le Crusoe™ TM5400

Références Crusoe™ Processor Model TM5700/TM5900 Databook 04/02/2004 Crusoe™ LongRun™ Power Management White Paper 17/01/2000 The Technology Behind Crusoe™ Processors White Paper 19/01/2000 Transmeta™ UPC Solutions Manual 14/04/2004 Transmeta™ Efficeon™ TM8600 Processor Product Brief 15/04/2004 Transmeta™ Web Site : http://www.transmeta.com/