Abdelmajid Iguermia ; Boujemaa Nbahedda ELE6306 : Test de systèmes électroniques Projet de cours VHDL-AMS :Un Atout pour la Conception des Systèmes Microélectroniques Analogiques - Numériques. Abdelmajid Iguermia ; Boujemaa Nbahedda Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

Plan 1-Introduction. 2-Standard VHDL-AMS. Modélisations: De Circuits logiques et analogiques. De systèmes complets. 2-Standard VHDL-AMS. Environnement de travail.

Plan (suite) 3-Organisation d’un Modele VHDL-AMS. 4-Champs d’application. 5-Conclusion. 6- Questions.

1- INTRODUCTION VHDL-AMS est un language qui a été développé comme une extension du langage VHDL pour permettre la modélisation et la simulation de circuits et de systèmes analogiques et mixtes (logiques-analogiques).

Introduction (suite) VHDL VHDL IEEE 1076-1987 VHDL IEEE 1076-1993 Numérique pur Renormalisation + retard VHDL IEEE 1076-1993 Détails de consistance, quelques mots clefs, quelques concepts Autres efforts : non intégrés Sub Par 1076.1 Sub Par 1076.1 Sub Par 1076.1 Renormalisation + retard Extension à l ’analogique VHDL-AMS IEEE 1076-1999 Nouvelle philosophie Compatible VHDL ’93

VHDL-AMS constitue un sur-ensemble de VHDL Abstraction vs Simulation Abstraction Expression Simulateur temps/signaux Physique Equa.Diff. Silvaco Cont./cont. Électrique Eq.diff/mod. compo. Spice / Eldo Cont./cont. Switch Equations d ’état ? Cont./quantifiés. Gate Eq. booléenne Orcad Discret/logic (2-9) Structurel Netlist Dépend des blocs idem VHDL-AMS VHDL Signal flow Process concurrents HDL Discret/symb. Algo Prog.impératif C/pascal/ADA... idem Système Processeurs communiquants Pas d ’outil industriel Symb./symb.

Introduction (suite) • Modélisation de circuits logiques et analogiques, abstraction possible grâce à des modèles comportementaux de complexités variables (des réseaux de Kirchhoff aux modèles fonctionnels à flot de données). • Modélisation de systèmes complets : exp. un capteur avec traitement numérique avec prise en compte de l’environnement (p. ex. les effets dûs à la température).

Introduction (suite) • VHDL-AMS offre est un support de base pour la Modélisation de systèmes non électriques (p. ex. capteurs, actionneurs). • L’utilité et l’importance de VHDL-AMS nécessite avoir un standard.!??

2- Besoin d’un standard • Le Standard VHDL-AMS est de fournir un outil de description et de simulation des systèmes analogiques et mixtes. • Environnement de travail avec les différentes phases d’édition, d’analyse, d’élaboration et d’exécution liées au language.

Besoin d ’un standard(suite)

3-Organisation d’un modèle VHDL-AMS Unités de conception VHDL-AMS (en gris).

Organisation d’un modèle VHDL-AMS(suite) -La déclaration d’entité (entity déclaration). - corps d’architecture (architecture body). -Entité de conception (design entity). -Bibliothèque de conception (design library). -Description structurelle et configuration.

Organisation d’un modèle VHDL-AMS(suite) 1-La déclaration d’entité (entity déclaration).

Organisation d’un modèle VHDL-AMS(suite) library disciplines; use disciplines.electromagnetic_system.all; terminal T1, T2, T3, T4 : electrical; quantity V1 across I1 through T1 to T2; quantity V2 across I2 through T3; -- le deuxième terminal est la référence quantity V3 across I3 through T3; -- V3 est un synonyme de V2 quantity V4 across T3 to T4; -- ne crée pas de branche quantity I4 through T4 ; les déclarations précédentes correspondent au circuit suivant :

Organisation d’un modèle VHDL-AMS(suite) 2-Corps d’architecture (architecture body): • définit le comportement et/ou la structure du système modélisé.

Organisation d’un modèle VHDL-AMS(suite) 3-Entité de conception (design entity): • Représente une portion d’un système matériel possédant une interface entrée-sortie et une fonction bien définies. • Représente un système matériel à plusieurs niveaux de complexité: une carte, un circuit intégré, une cellule complexe (p.ex. ALU, mémoire, convertisseur A/N, filtre, amplificateur opérationnel, etc.), une porte logique, ou un transistor.

Organisation d’un modèle VHDL-AMS(suite) 4-Bibliothèque de conception (design library) : • Le résultat de la compilation est stocké dans une bibliothèque de conception

Organisation d’un modèle VHDL-AMS(suite) 5-Description structurelle et configuration. use : utilisation des bibliothèques entity : spécification d'entité (vue externe du modèle) is generic : paramètres génériques port : ports de connexion signal (in/out,inout) : Signaux à événements discrets QUANTITY (IN/OUT) : quantités analogiques à temps continu utilisées pour les connexions "signal-flow" TERMINAL : équipotentielle utilisés pour les connexions "Kirchoff" end entity architecture : vue interne du modèle signal : déclaration de signaux internes QUANTITY : déclaration de quantités internes TERMINAL : déclaration de terminaux internes begin corps de l'architecture Instanciation de composants Instruction concurrente : Process signaux <= Affectation de signal numériques Assert test et rapport BREAK synchronisation des simulateurs INSTRUCTIONS SIMULTANEES == quantités analogiques end architecture

4-Champs d’application • VHDL-AMS permet de remplir un nombre de tâches beaucoup plus important en un temps plus court avec une lisibilité.

Champs d’application(suite) Convertisseur Analogique-Numérique. entity limiter is end entity; architecture beh of limiter is constant vmax : real := 1.0; constant vmin : real := -1.0; quantity vin1, vin2, vout1, vout2 : real; begin if vin1 > vmax use vout1 == vmax; elsif vin1 < vmin use vout1 == vmin; else vout1 == vin1; end use; vin1 == 3.0*sin(2.0*math_pi*1.0e7*now); if vin2'above(vmax) use vout2 == vmax; elsif not(vin2'above(vmin)) use vout2 == vmin; else vout2 == vin2; vin2 == 3.0*cos(2.0*math_pi*1.0e7*now); end architecture beh;

Champs d’application(suite) Convertisseur Numérique – Analogique entity D2A is end entity D2A; architecture beh of D2A is constant Vol : real := 0.5; constant Voh : real := 4.5; quantity Vramp, Vslew : real; signal Vin : real := 0.0 ; --Initialisation par défaut à Real_Low signal Din : bit :='1'; begin process wait for 100ns; Din <= not Din; end process; Vin <= Voh when Din = '1' else Vol; Vramp == Vin'ramp(20.0e-9,10.0e-9); Vslew == Vin'slew(0.4e9,-1.0e9); break on Vin; end architecture beh ;

Champs d’application (suite) Transformée de Laplace et Z. library ieee; use ieee.math_real.all; entity TB is end entity; architecture test of TB is constant Tech :real :=1.0e-4; constant Delay : real := 3.0e-5; constant wo : real := 6.28e3; quantity xin,xout_zoh, xout_ltf,xout_ztf : real; constant numl : real_vector(1 to 2) :=(1.0,0.0); constant denl : real_vector(1 to 2) :=(1.0,1.0/wo); constant numz : real_vector(1 to 2) :=(1.0,1.0); constant denz : real_vector(1 to 2) :=(1.0+2.0/wo/Tech,1.0-2.0/wo/Tech); begin xin == sin(6.28e3*now); xout_zoh == xin'zoh(Tech,Delay); xout_ltf == xout_zoh'ltf(numl,denl); xout_ztf == xin'ztf(numz,denz,Tech,Delay); end architecture; Champs d’application (suite) Transformée de Laplace et Z.

Champs d’application(suite) sans break Synchronisation des simulateurs : avec ou sans Break . library ieee; use ieee.math_real.all; entity generator is end entity; architecture beh of generator is constant p : real := 2.0e7; signal UD : bit := '1'; quantity x : real :=0.0; begin process wait for 50ns; UD <= not UD; end process; --Initialisation du point de repos if domain = quiescent_domain USE x == 0.0; --Fonctionnement en régime transitoire else if UD = '1' use x'dot == p; else x'dot == -p; end use; break on UD; end architecture beh; Avec Break

5.Conclusion Avantages techniques : • Moderne, Puissant, Général, Bonne lisibilité, • Haute modularité, Typage fort, Généricité, Temps solidement défini, mixage abstractions, • Fonction de résolution, Ressources nombreuses • Communauté large,Activités de normalisation (norme qui bouge est une norme qui vit).

Conclusion(suite) Inconvénients : • Puissant, général = complexe • Limitations intrinsèques • Simulation pas efficace en temps pour l’instant • Pas de simulateur natif (et outils existants coûteux)

MERCI

6.Questions