LASTI Projet Signal - Architecture Méthodologies de conception de circuits et systèmes intégrés en télécommunications ENSSAT - LASTI - Université de Rennes 1 6 Rue de Kérampont - F LANNION

2 LASTI zEquipe UPRES-EA 1252 zGroupe Image y4 Membres permanents : 1 Prof, 3 MC y2 Doctorants, 1 IR zGroupe Signal - Architecture y7 Membres permanents : 1 Prof, 5 MC, 1 PAST y6 Doctorants, 2 ATER, 2 IR, 1 PI z1 IR (20%), 1 technicien (20%) zDRT / DEA / Ingénieur

3 Equipe Signal Architecture zMembres permanents yDaniel Chillet, Michel Corazza, Hélène Dubois, Michel Guitton, Sébastien Pillement, Pascal Scalart, Olivier Sentieys zMembres contractuels yStanislaw Piestrak : Professeur invité, Université de Wroclaw yOkito Dedou, Delphine Le Guen : ATER yPhilippe Cosquer, Philippe Quemerais : IR zDoctorants yDavid Saillé, Matthieu Denoual, Raofeng Yu, Raphaël David, Daniel Ménard, Alexandre Buisson (FT R&D Rennes) zStagiaires

4 Equipe Signal Architecture zDoctorants yJoseph Dedou (2000) xSynthèse architecturale de circuits asynchrones yDavid Saille xConception basse consommation des unités de mémorisation yMatthieu Denoual xEstimation de haut niveau de la consommation yRaofeng Yu xFloorplanning et synthèse de haut niveau de circuits DSM yAlexandre Buisson (thèse en collaboration avec le CCETT) xImplémentation efficace d'un codeur hiérarchique granulaire d'objets vidéo yDaniel Ménard xCompilation sur architectures virgule fixe yRaphaël David xArchitectures reconfigurables enfouies pour les télécommunications mobiles

5 Thèmes de recherche actuels zConception d'Architecture et de Systèmes ySynthèse de haut niveauSynthèse de haut niveau ySynthèse d’unités mémoire hiérarchiques yEstimation et réduction de la consommation ySynthèse et génération de code pour DSP virgule fixe yDéveloppement de l'environnement de synthèse BSSBSS

6 Main() { tmp := xn * H(0); FOR i IN 1 TO N-1 LOOP tmp := tmp + x(i) * H(i); END LOOP; yn <= tmp; FOR i IN N-1 DOWNTO 2 LOOP x(i) := x(i-1); END LOOP; x(1) := xn; WAIT FOR cadence; } High-Level Synthesis

7 CDFG Compilation Transformations Mémoire Ordonnancement Assignation Optimisation Sélection TraitementContrôleMémoire Interface Spécification Allocation Modèle architectural Anatomie

8 Synthèse de haut niveau zSynthèse Unité de Traitement yModèle de contrôle yModule sélection yOrdonnancement zSynthèse Unité Mémoire yMéthode originale ySélection et hiérarchie ySynthèse des bancs mémoire et générateurs

9 Estimation probabiliste zApproche originale pour quantifier et caractériser la nature des besoins matériels sous contraintes ‘‘Quel est le nombre probable de ressources actives à un instant t lors de l’exécution de l’algorithme ‘‘ yOpérateurs yRegistres yInterconnexions yLois de probabilités Version 1 moy = 3.89 ;  = 1.71 Version 2 moy = 3.47 ;  = 1.72 Coût probable

10 BSS Framework

Breizh Synthesis System

12 zVLIW Control Model zHierarchical Design ASIP Model PC & pipeline Dec UT RAM, ROM UT Dec. UT RAM, ROM UT VLIW macro-instruction Dec. UM UM Clock Tree Parallel Communication Unit Serial Communication Unit

13 Power Check î Probabilistic signal model (DBT model) î Taking into account signal properties î Propagation of signal properties through architecture î Power estimation on PU, MU

14 Architecture Model Communication Unit Memory Unit blocks + associated generators Control Unit FSM, counter + ROM Processing Unit Addresses Controls Data Bus +

15 Registers, bus MSB Q 0 Q 1 Q 2 Q 4 Q 5 Q 6 Q 7 Signal D0D0 D1D1 D2D2 D3D3 D4D4 D5D5 D6D6 D7D7 Q 3 CLK C adjacent_track C track C adjacent_track zRegisters zBus

16 Control zControl Unit : Finite State Machine yState register zEvaluation of the steady-state probabilities zEvaluation of the real transition probabilities zCalculation of the power dissipated

17 Control zFinite State Machine yLogical block xCriteria related to the size of the logical block xCriteria related to the activity of the block xDependence between the input and the output

18 Memory zEvaluation of internal capacitances (Wilton & Jouppi) zTaking into account the transition probabilities yAddressing yData output zEx: data output

19 Operators Characterisation using simulations under DBT signal model Extraction of the equation coefficients Regression-based models AdderMultiplier

20 Signal propagation è Registers, buses è Multiplexors MSB LSB MSB LSB x+ Propagate signal through architecture

21 Signal propagation x+ Propagate signal through architecture OPERATOR Inputs DBT models Output model Adder Multiplier

22 Results Architecture C Architecture AArchitecture B Straightforward approach:Approach trading multiplication by additions: Power estimation results: architectural level and gate level Errors: corresponding estimation value compared to gate level / corresponding estimation value compared to architectural estimation value using random input signals

23 Thèmes de recherche actuels zNouvelles techniques et technologies yCircuits asynchrones yArithmétiques rapides (RNS) yRéutilisation de composants virtuels (IP) yFloorplanning de haut-niveau en DSM et FPGA yArchitectures reconfigurables enfouies xPlate-Forme de développement yLogique à valeur multiple

24 Circuits Submicroniques zLes interconnexions déterminent majoritairement la puissance dissipée et les performances

25 A C D E F GB Floorplanning de haut niveau zEstimation de surface yPlacement des blocs xFonctions de formes ySurface des interconnexions xCanaux de routage xDistribution des plots xNiveaux de métal zEstimation temporelle yChemin critique zFPGA

26 Méthodologie A BC D E F G Partitionnement Arbre de coupe MemMult Reg Add Reg Std. Cells ou FPGA Connexions (A, B, C) (D, E, F, G) A BC D E FG A B G C D E F Placement optimal Interconnexions

27 Circuits asynchrones zPrincipe zPotentiels yPas de dérive d'horloge yFaible consommation yPerformances en temps moyen zLimites yAugmentation de la surface yDifficultés de conception Méthode yNon prédictibles Opérateur Données Requête Acquittement

T cc Sélecteur Opérateur 1 Distributeur Ctrl Opérateur 1 Sélecteur Distributeur Opérateur 2 Sélecteur Distributeur Ctrl Dynamique Statique Modèle architectural yBibliothèque d'opérateurs  Techniques statistiques :  moy xLogique statique, double rail yOrdonnancement yAssignation xStatique ou dynamique  moy

29 Arithmétique RNS zSystème des nombres résidus yX = {X 1, X 2, … X L }, X j = X mod A i zOpérations réalisables en structure parallèle y{X 1, X 2, … X L } o {Y 1, Y 2, … Y L } = {Z 1, Z 2, … Z L } yZ j = (X j o Y j ) mod A j a Binaire Vers Résidu a a Processeur modulo A 1 a1a1 a1a1 Processeur modulo A 2 a2a2 a2a2 Processeur modulo A L aLaL aLaL Résidu Vers Binaire

30 Spécifications Compilation Estimation de la dynamique Stimuli des entrées Graphe flot de données Synthèse du Processeur RNS Spécifications de niveau RT de l’architecture Méthodologie zDéfinition d'un ensemble de composants de base zÉtude des problèmes liés à la dynamique zMise en œuvre de la méthodologie zCollaboration avec Université de Wroclaw Bibliothèque

31 Thèmes de recherche actuels zNouvelles techniques et technologies yCircuits asynchrones yArithmétiques rapides (RNS) yRéutilisation de composants virtuels (IP) yFloorplanning de haut-niveau en DSM et FPGA yArchitectures reconfigurables enfouies xPlate-Forme de développement yLogique à valeur multiple

32 Grande Portée Faible portée Satellite Grande mobilité Faible mobilité Large région Région Local Area Évolution des applications zTélécommunications mobiles de 3 ème génération yFonctions multimédia yMobilité yGrand public

33 Algorithmic Complexity Moore’s Law as applied to processors in Si. (factor 2 every 18 months) Log Complexity Time G 3G 1G Cellular generations Applications

34 Terminal Multimédia Portable Em. Radio Rec. Radio Graphiques Vidéo Voix Interface zMultimédia yVisioconférence zInterfaces yReconnaissance vocale yStylo inertiel yCryptage, authentification zMobilité yUMTS (remplaçant du GSM) yInternet yConnexion réseaux locaux 2005 : mobilité et durée de vie des batteries d'un agenda, capacité multimédia d'un PC

35 Communications sans fil Image Voice Source Coder Multiplex Multiple Access Channel Coder Modulator Power Amplifier Smart Antennas Image Voice Demult. Multiple Access Channel Decoder Demodul. Equalizer RF Filter Source Decoder TDMA W-CDMA Turbo Coder MPEG4 MP3/AC3 Internet access

36 Terminal Multimédia Portable Em. Radio Rec. Radio Graphiques Vidéo Voix Interface zTraitement y6-10 Milliards d'Instructions / sec zAutonomie : 10h zPoids : 500g (batteries) 6 GIPS 12 6 GIPS zAvec les processeurs actuels y30 Kg ou 10 minutes !!!

37 Systèmes sur Silicium (SOC) phone book keypad interf. protocolcontrol phone book Cœur de  P  Cœur de  P/  C yprotocole et contrôle yinterface utilisateur image decoder speech coder decoder speech quality enhancement voice recognition Cœurs de DSP zCœur de DSP ycalculs lents yflexibilité Turbo Equal. CDMA TDMA DMA Image RAM & ROM ASIC zASIC yaccélérateurs yarchitecture mémoire A D digital down conv Analogique zAnalogique yA/D yRF, modulation

K Transistors par puce Complexité 58% / an Productivité 21% / an [SIA 97] Productivité vs complexité Outils ?

39 Architectural trade-off Example: Correlator for CDMA Radio: Energy/Flexibility Tradeoff’s Arm 6 core (5V, 20 MHz) 2765 nJ fJsec Xilinx 4003 (5V, 64 MHz) 394 nJ394 fJsec ASIC Datapath (1.5V, 64 MHz) 1.2 nJ1.04 fJsec * Energy/symbol * Normalized Energy-Delay Product (5V)

40 Architectural trade-off Embedded Processors SA MIPS/mW ASIPs DSPs 2 V DSP: 3 MOPS/mW Dedicated HW Flexibility (Coverage) Energy Efficiency MOPS/mW (or MIPS/mW) Reconfigurable Processor/Logic MOPS/mW e.g. Pleiades, Beta1

41 Complex despreading phone book keypad interf. protocolcontrol phone book RAM & ROM A D digital down conv DCT Levinson- Durbin Interconnectnetwork Cœur deµP Rec. statique Analogique Rec. dynamique Speech coding Video coding W-CDMA Systèmes sur Silicium (SOC) zCœur de µP yProtocole et contrôle yInterface utilisateur zReconfigurable yCalculs logiques yCalculs arithmétiques yFlexibilité zMémoires zAnalogique yA/D yRF, modulation

42 Travaux en cours Niveau applicatif Télécommunications mobiles 3G zWCDMA - UMTS yRake receiver yDétection multi-utilisateur zJPEG 2000 zMPEG 4 zCodage maillé 2D hiérarchique et déformable

43 Contrats en cours zFrance Telecom - CNET Grenoble, UBS y projet MILPAT labellisé zUBS, I3S, Philips-VLSI Technology y projet SCORE télécom CNRS zConvention FEDER « CAO de circuits »  Université de Wroclaw : projet  RNS zUniversité Catholique de Louvain

44 Contrats en cours zST Microelectronics (Grenoble, San José) yEvaluation de l'architecture du Lx pour les applications 3G xExpertise de l'architecture et du compilateur xEvolution du Lx xJPEG2000, WCDMA, Codage vidéo maillé yMéthodes de conception de systèmes sur silicium reconfigurables xST, ENSSAT, UBO

45 Contrats en cours zEDO Inc. (Austin) yCircuits en logiques MVL/SUS-LOC xVérification et caractérisation yDéveloppement d'un DSP