1 LES BUS NUMERIQUES Bus parallèles Le bus PCI Cours_bus_PCI_0_02

2 LE BUS PCI Sommaire zPremière partie:Présentation zDeuxième partie:Les signaux zTroisième partie:Les échanges de données zQuatrième partie:L ’Arbitrage zCinquième partie:Les transactions particulières zSixième partie:Les aspects électriques, timings zSeptième partie:Bridge PCI / PCI zHuitième partie:L ’espace de configuration zNeuvième partie:Les performances

3 LE BUS PCI 1 ière partie: Présentation Sommaire - Repère zPremière partie:Présentation yGlossaire yHistorique xL ’évolution vers le PCI Le couplage direct Connexion directe bufferisée Connexion par bus local indépendant xLe bus ISA xLe bus EISA xLe VL Bus xLa création du standard PCI et ses évolutions yLe bus PCI: Concept et intérêts xAspects techniques xAspects économiques yLes principales caractéristiques

4 LE BUS PCI 1 ière partie: Présentation Glossaire zAgentÉlément matériel relié au bus PCI. zArbitreÉlément matériel chargé de gérer les demandes d ’accès au bus des différents initiateurs. Physiquement, l ’arbitre peut être n ’importe où. zCibleAussi appelé Esclave ou Target Élément matériel uniquement capable de recevoir ou d ’émettre des données sur demande d ’un Initiateur zContrôleur d ’interruptionsLogique chargée de reconnaître des interruptions et de gérer les échanges nécessaires zIdle StateÉtat inoccupé du bus PCI zInitiateurAussi appelé Maître Élément matériel susceptible de prendre le bus pour gérer un échange zIRQInterrupt request zTurn-around cycleCycle mort noté  sur les chronogrammes et nécessaire pour permettre d ’éviter des contentions sur certains signaux pouvant être drivés par plusieurs agents PCI

5 LE BUS PCI 1 ière partie: Présentation Historique: L ’évolution vers le PCI; Le couplage direct zAvantages: yFacilité de mise en œuvre yFaible coût zInconvénients yStructure dépendante du processeur yPeu de périphériques rapides yAugmentation du taux d ’occupation du bus processeur

6 LE BUS PCI 1 ière partie: Présentation Historique: L ’évolution vers le PCI; connexion directe bufferisée zAvantages: yFacilité de mise en œuvre yFaible coût yAugmente le nombre de périphériques rapides zInconvénients: yStructure dépendante du processeur yNombre de périphériques rapides toujours restreint yAugmentation du taux d ’occupation du bus processeur

7 LE BUS PCI 1 ière partie: Présentation Historique: L ’évolution vers le PCI; connexion par bus local indépendant zAvantages: yIndépendance des périphériques par rapport au processeur yAugmente le nombre de périphériques yPérennité de l ’architecture matérielle et logicielle zInconvénient: ySolution plus coûteuse

8 LE BUS PCI 1 ière partie: Présentation Historique: Le Bus ISA zDéfini par IBM zArchitecture yType couplage direct yAsynchrone zUtilisé pour les processeurs 8086 et zSimilitudes entre le et le bus ISA yISA TRES proches du bus yBus 16 bits yHorloge: 8 MHz yFonctionnement à 0 wait state zPerformances: 2 à 3 Moctets/s zÉvolutions indispensables yAugmentation des fréquences de fonctionnement des processeurs xISA nécessite le rajout de wait states yLargeur de bus sur 16 bits requiert, pour les processeurs 32 bits, 2 transactions pour chaque échange

9 LE BUS PCI 1 ière partie: Présentation Historique: Le Bus EISA zIntroduit en 1988 par les industriels du monde PC zArchitecture du type couplage direct zPrincipales améliorations par rapport à ISA yLargeur du bus sur 32 bits yLe contrôleur de bus autorise des transactions avec les périphériques minimisant la charge du processeur zEISA reste compatible du bus ISA zLimitations yLa fréquence de fonctionnement est toujours de 8 MHz yArchitecture toujours très proche du processeur

10 LE BUS PCI 1 ière partie: Présentation Historique: Le VL bus zAnnoncé en Décembre 1991, standard approuvé en Août 1992 zSupport: Industriels de la micro-informatique (périphériques vidéo) z2 implémentations: yVL type A:Connexion directe yVL type B:Connexion directe bufferisée (*): uniquement en lecture par burst. Seulement 66 MO/s en écriture

11 LE BUS PCI 1 ière partie: Présentation Historique: La création du standard PCI et ses évolutions zIntel ne supporte pas le VL-Bus zIntel propose le bus PCI à un groupe d ’industriels concurrents (IBM, Motorola, DEC, Apple…) zFormation de PCI SIG zLes versions: yV1.0 éditée en Juin 1992 yV2.0 éditée en Avril 1993 xBus 32 bits ou 64 bits yV2.1 éditée début 1995 xFréquence de fonctionnement jusqu ’à 66 MHz yV2.2 éditée en Décembre 1998 xPas d ’évolutions majeures xAméliorations: EMC Fonctionnement faible tensions d ’alimentation Éclaircissements de certains timings

12 LE BUS PCI 1 ière partie: Présentation Concept et intérêts du bus PCI: Les aspects techniques zÉlément de base expliquant son succès: L ’indépendance par rapport yau processeur yau bus d ’extension (ISA, EISA, VME, voire Multibus) zFaible consommation (tension d ’alimentation 3,3V) zStandard ouvert aux évolutions zConfigurable par logiciel zArbitrage masqué zNombre de signaux limité

13 LE BUS PCI 1 ière partie: Présentation Concept et intérêts du bus PCI: Les aspects économiques zSupporté par toute l ’industrie informatique (résultats de R&D et know-how plus facilement accessibles) zPérennité à moyen terme assurée zOuverture vers le monde de l ’électronique embarquée et industrielle (normes PMC, CMC, Compact PCI [PICMG], PXI…) zMoyens de test standards zMarché du composant PCI très actif: yChoix important yComposants physiques et virtuels (IP pour FPGA et ASIC)) yPérennité des composants physiques très faible zNombreuses cartes µP, DSP, acquisition… disponibles avec bus PCI

14 LE BUS PCI 1 ière partie: Présentation Les principales caractéristiques z4 types de bridges yBridge Host to PCI yBridge PCI to Standard Bus yBridge PCI to PCI yContrôleur I/O

15 LE BUS PCI 1 ière partie: Présentation Les principales caractéristiques zHautes performances : yRévision 2.0: 33 MHz x32 bits: 132 MOctets / s max (typique 90 MOctets / s) x64 bits: 264 MOctets/s max yRévisions 2.1 et 2.2: 66 MHz x32 bits: 264 MOctets / s max x64 bits: 528 MOctets/s max zDéfinition yBus parallèle yAdresses / données multiplexé yBus synchrone yAccès lecture / écriture en burst linéaire de longueur variable yControl des vitesses de transfert par le maître et la target ySupporte les configurations multi-maîtres yUn agent peut être à la fois Initiateur et Cible yArbitre de bus xIl est relié à tous les signaux d ’arbitrage des Initiateurs

16 LE BUS PCI 1 ière partie: Présentation Les principales caractéristiques zFaible nombre de broches : Boîtiers des composants PCI 32 bits faible coût y47 broches pour une target y49 broches pour un maître zConfiguration par logiciel zDifférentes opérations sur le bus: yArbitrage yAccès en lecture yAccès en écriture yInterruptions

17 LE BUS PCI 1 ière partie: Présentation Les principales caractéristiques Master Master / Target Master / Target PCI Bus Arbiter REQ# GNT#