Techniques de BIST à puissance réduite Par Riadh Khelifi José-Philippe Tremblay

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusion

Introduction : BIST Principe d’ajouter de la circuiterie au design afin d’assurer un test autonome du circuit. Éléments de base PRPG (générateur de vecteurs) Analyseur de signature Partie contrôle

Architecture générale d’un BIST ELE6306 – Chap. 7 : Test intégré (BIST) 6 © A. Khouas

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusion

Problématique Complexité croissante des designs avec l’émergence des SoC Effet induit: Consommation de puissance devient problématique en mode de test Consommation plus élevée en mode test qu’en mode normal Vecteurs générés par le LFSR très peu corrélés entre eux ce qui cause un problème de transitions élevées et donc une surconsommation de puissance en mode de scan.

Problématique Conséquences Dommage instantané au circuit Augmentation des coûts de production Indice de fiabilité plus faible Dégradation des performances Dégradation du rendement Réduction de l’autonomie des systèmes portables

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusion

BIST Déterministe Utilisation d’une combinaison de vecteurs de test aléatoire et déterministe afin d’arriver à un taux de couverture satisfaisant en réduisant le nombre de vecteurs Vecteurs aléatoires: fautes faciles à détecter Vecteurs déterministes: fautes plus complexes

BIST Déterministe Avantages: - Bon taux de couverture avec un nombre réduit de vecteurs Désavantages: - Ajout de circuiterie (mémoires, analyse et contrôle) - Complexité de calcul des vecteurs déterministes

LFSR reseeding Réinitialisation du LFSR à des valeurs précises appelées ‘’seed’’ Les ‘’seed’’ sont trouvées afin d’avoir un FC optimal (plusieurs techniques de calcul) Moins de vecteurs mais mise en mémoire des différentes ‘’seed’’ utilisées

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusions

Modèle de puissance Modèle WTM (Weighted Transitions Metric) La consommation dépend Nombre de transitions Position des transitions Une transition dans les lsb entraîne une plus grande consommation que parmi les msb

Modèle de puissance Exemple avec une chaîne de scan de quatre registres: V1: nb_transitions = (4-3) + (4-1) = 4 ainsi que pour sa réponse R1: nb_transitions = (4-1) + (4- 2) = 5. Dernier bit de R1 différent du premier bit de V2, cette transition aura un impact sur toute la chaîne de scan. Son poids relatif de transition est donc de 4. Nb total de transition pour cette configuration: (4+5+6+3+1+5) + (4) = 28.

Modèle de puissance Soit le vecteur de longueur l tj = tj,1 tj,2 … tj,l

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusion

Solutions Types de méthodes Méthodes structurelles: Restructuration des chaînes de scan Méthodes algorithmiques : Réduction du volume de test, Compression des vecteurs Abaissement de la fréquence d’opération et de la tension d’alimentation

Remplissage de vecteurs 2 méthodes de remplissage Remplacer les ‘‘don’t care’’ par des zéros Minimiser le WTM

Data compression Partitionnement des cubes de test Assignation des Hold Flags pour chaque bloc 0 si une transition est présente 1 si aucune transition n’est présente X dans les cas ‘‘don’t care’’

Implémentation matérielle Data compression Implémentation matérielle

Scan Slice Overlapping Pour un circuit séquentiel S13207, 93,2 % des bits de test correspondent à des « don’t care ». Cette haute densité de bits « don’t care » induit une haute probabilité que deux tranches de scan soient identiques. Notion de « Scan Slice Overlapping »: Deux tranches de scan identiques. Approche proposée: 2 phases: partitionnement et assignation. Utilisé avec un LFSR reseed

Scan Slice Overlapping Blocs partitionnés Bits spécifiés (on passe de 16 bits spécifiés à 10 bits) Ajout des bits de contrôle (peuvent être compressés par fixed-run length encoding)

Scan Slice Overlapping Implémentation matérielle

Fenêtre de monitorage de transitions (TMW) Approche proposée Augmenter la corrélation entre les vecteurs de test avec une TMW basée sur un facteur k utilisé pour réduire les transitions Basée sur un modèle pseudo-Gaussien des transitions des vecteurs de tests générés. Nombre moyen de transitions correspond à (n-1)/2 où n est le nombre d’entrées de scan Une fenêtre de monitorage de transition délimités par deux XOR Compteur de transition Comparateur de transitions

Fenêtre de monitorage de transitions (TMW) Répression des transitions à partir du paramètre k. Comment trouver la valeur de k ? Chaque fois qu’un vecteur généré possède plus de transitions que la valeur de k, le dernier vecteur entré dans la chaîne est pris. Avec un LFSR de longueur n et une TMW de la longueur du LFSR, la valeur de k peut prendre (n-1)/2, à savoir le nombre moyen de transitions. Si on prend un k inférieur au nombre moyen de transitions, on peut arriver à un plus grand nombre de réductions, cependant on perd en FC puisque plusieurs tranches de test corrélées seront induites. Compromis à trouver entre le nombre de transitions à réduire et le souci de garder un bon taux de couverture. Plusieurs essais à plusieurs valeurs de k.

Fenêtre de monitorage de transitions (TMW) Détermination de la fenêtre de monitorage Expérimentations menées avec plusieurs tailles de fenêtres (1/4, ½, ¾ de la taille du LFSR) Solution optimale trouvée avec une taille de fenêtre égale à ½ de la taille du LFSR. Les autres solutions ont dégradé la performance ou le lissage des transitions. Formules pour trouver les paramètres k et TMW (1) Paramètre k = (taille de TMW – 1 ) / 2 + α (2) Taille de TMW = Taille LFSR / 2 la variable α sert à déterminer un pas pour trouver une valeur de k optimale lors des expérimentations. α = +1 a donnée les meilleurs résultats pour les circuits peu importe la longueur du LFSR (en moyenne 60% de réduction de transitions et un bon FC )

Fenêtre de monitorage de transitions (TMW) Diagramme du TMW

Decoupled Scan Chain Modifications Principe de base: Insertion de portes logiques entre les cellules de scans afin de transformer les vecteurs de test en un nouvel ensemble de test comportant moins de transition Porte logique ajouté Porte inverseuse Porte Xor

Decoupled Scan Chain Modifications Exemple:

Ordonnancement de la chaîne de scan Approche proposée Ordonnancer les cellules de scan afin de diminuer au maximum l’effet des transitions dans le vecteur de test. Solution basée sur une pondération des transitions au sein d’un vecteur de test (chaque position d’un bit de vecteur de test correspond à une cellule de scan). Basée sur la théorie des graphes (chemin de poids optimal passant par tous les nœuds d’un graphe). Procédure peut être exploitée par un programme de layout pour le placement et routage des registres.

Optimisation de la chaîne de scan Méthode utilisée (heuristique en deux étapes) Déterminer un chaînage adéquat des cellules de scan afin de minimiser les transitions lors de l’opération de décalage. Identifier les entrée et sortie de la chaîne de scan. Avantages de la méthode Aucune logique de DFT additionnelle (on sauve sur le hardware). Pas d’effet sur le FC ou le temps de test du IC. Performance du circuit reste intacte. Tenir compte du scan out

Approche basée sur l’optimisation de la chaîne de scan Étape 1 Graphique non-orienté des poids de transitions Trouver un cycle hamiltonien de coût minimum dans ce graphe. Solution: Heuristique basé sur un algorithme glouton. On choisit le chemin optimal à chaque étape. Pour le graphe de notre exemple, la meilleure solution: ff1-ff4-ff2-ff3-ff1.

Approche basée sur l’optimisation de la chaîne de scan Chaînage optimal des registres dans la chaîne de scan Étape 2: Identifier les entrée et sortie de la chaîne de scan à partir du graphe cyclique orienté obtenu précédemment (ff1-ff4-ff2-ff3-ff1) Ici, on utilise les transitions pondérées (WTM). On procède à différentes coupes du graphe (n arêtes, donc n possibilités) et on évalue le résultat en terme de transitions minimales pour chaque solution choisie.

Approche basée sur l’optimisation de la chaîne de scan Étape 2: Solution optimale choisie parmi toutes les possibilités

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusion

Méhodes Algorithmiques proposées Comparaison   Méhodes Algorithmiques proposées Scan Overlapping [2] 0 Mapping [5] WTM minimization [5] Data Compression [4] TMW [6] Circuits FC (%) P red (%) s5378 99,05 ND 69,89 78,02 95,04 65,2 s9234 93,99 54,66 61,09 76,3 53 86,24 68,5 s13207 98,99 83,06 89,82 93,68 95,63 63,2 s15850 97,84 71,17 77,18 85,27 52 s38417 99,7 61,77 71,31 81,35 93,45 s38584 70,78 74,5 83,52 40 92,68 64,3

Comparaison Méhodes Structurelles proposées Decoupled Scan chains [1]   Méhodes Structurelles proposées Decoupled Scan chains [1] Power Driven Chaining [8] Circuits FC (%) P red (%) s5378 99,05 62,9 26,16 s9234 93,99 48,5 20,3 s13207 98,99 58,4 ND s15850 97,84 59,3 s38417 99,7 53,4 s38584 56,8

Résultats Méthodes algorithmiques Méthodes structurelles Meilleure réduction de puissance Méthodes structurelles Moins de surface rajouté Moins d’effort de calcul Complexité accrue pour le routage

Plan Introduction Problématique BIST Déterministe Modèle de puissance Solutions Comparaison Conclusion

Conclusion Question de compromis Puissance Vs Couverture Puissance Vs Rajout matériel (routage, mémoire, contrôleur ) Puissance Vs Complexité algorithmique Intégration des 2 approches simultanément

Bibliographie [1] Ozgur Sinanoglu and Alex Orailoglu, Test Power Reductions Through Computationally Efficient, Decoupled Scan Chain Modifications, IEEE transactions on reliability, Vol 54, No 2, June 2005 [2] Ji Li, Yinhe Han and Xiaowei Li, Deterministic and Low Power BIST Based on Scan Slice Overlapping, IEEE International Symposium on Circuits and Systems, ISCAS 2005, 23-26, May 2005, Page(s):5670 – 5673, Vol. 6 [3] Ahmad A. Al-Yamani, Subhasish Mitra, and Edward J. McCluskey, Optimized Reseeding by Seed Ordering and Encoding, IEEE transactions on computer-aided design of integrated circuits and systems, Vol. 24, No. 2, February 2005 [4] Jinkyu Lee and Nur A. Touba, Low Power Test Data Compression Based on LFSR Reseeding, IEEE International Conference on Computer Design: VLSI in Computers and Processors, 2004. 11-13 Oct. 2004 Page(s):180 - 185 [5] Anshuman Chandra and Krishnendu Chakrabarty, A Unified Approach to Reduce SOC Test Data Volume, Scan Power and Testing Time, IEEE transactions on computer-aided design of integrated circuits and systems, Vol. 22, No. 3, March 2003 [6] Youbean Kim, Myung-Hoon Yang, Yong Lee, and Sungho Kang, A New Low Power Test Pattern Generator using a Transition Monitoring Window based on BIST Architecture, Test Symposium, 2005, 18-21 Dec. 2005 Page(s):230 - 235 Digital Object Identifier 10.1109/ATS.2005.12 [7] A. Khouas, ELE6306 – Chap. 7 : Test intégré (BIST), 2006 [8] Bonhomme, Y., Girard, P., Landrault, C., Pravossoudovitch, S. , Power driven chaining of flip-flops in scan architectures, Test Conference, 2002. Proceedings. International, 7-10 Oct. 2002 Page(s):796 - 803

Questions ?