Système slow-control au LAPP Priorité n°1 : bien comprendre les limites du système slow-control sécurité Pour la partie lecture (capteurs) -> pas de problèmes fondamentaux Sérialisation des capteurs (One Wire) 1 entrée par capteur directement connecté au FPGA ou via un ADC sur la carte. Pour la partie actionneurs uniquement une consigne (autorisation ou basse tension) Consigne + puissance sur les parties opératives. Refroidissement Motorisation

Plusieurs possibilités d’architecture 1 : Développement complet du système (custom) FPGA CPU OS + OPC UA (serveur) Alim

2 : Carte développée dans un châssis Sans communication fond de panier. Choix châssis (Cpci, PCI, PXI etc…) Format 3U 6U ? FPGA CPU OS + OPC UA (serveur) Alim Avantage : modulaire

3 : Carte développée dans un châssis avec un CPU central (comme HESS2) (communication fond de panier) FPGA PCI Alim CPU CPU OS + OPC UA (serveur)

4 : Système sur étagère (COTS) ADC/DAC FPGA CPU OS + OPC UA (serveur)

CHIFFRAGE POUR DEMONSTRATEUR Châssis Carte électronique Modules spécifiques CPU 1200 € 8000 € √ 2150 € 2950 € 1800 € 4000 € OPCUA TCP/IP Coût Hardware 13200 € 6900 € COMMUNICATION HARDWARE 20000 € PC License 1000 €

c P C I √ √ C O T S √ C U S T O M √ √ Solution rodée sur HESS2 DEVELOPPEMENT AVANTAGES INCONVENIENTS SOFT HARD c P C I √ √ Solution rodée sur HESS2 Développement « sur mesure » Prix Temps de développement carte Poids du châssis C O T S √ Rapidité de développement Redondance alimentation Poids Modules limités en I/O Prix C U S T O M Temps de développement carte √ √ Prix Poids Développement « sur mesure »

Capteur 1-wire Niveau de tension utilisé +5V Tologies de réseau supportées : série, parallèle, étoile Utilisation du bus en mode « parasite » (alimentation à partir du fil de données) besoin de 2 fils : ), un fil de données et un fil de masse. Chaque circuit possède une adresse physique unique gravée dans la puce (codée sur 8 octets) Capteur intelligent à sortie numérique directe Intègre un oscillateur ROM Résolution programmable (ex pour T°C) ………

Système 1-Wire : 3 parties MASTER SLAVE Bus master with Controlling software DATA Gnd 1-Wire devices Wiring & connector Maitre & escalve configuré en transciever Pas besoin d’horloge, chaque 1-wire intègre un oscillateur synchronisé sur le Front descendant du maitre

Ce système de bus utilise un seul maître, qui pourra dialoguer avec un ou plusieurs esclaves. Toutes les commandes et données sont envoyées avec le bit LSB en tête. Le fil unique du bus doit être tiré au +Vcc par une résistance de 4,7KΩ. L'état repos du bus est donc un état haut. Si le bus est maintenu à l'état bas plus de 480 μs par le maître, tous les composants sur le bus sont remis à zéro. (C'est le pulse d'initialisation ou de Reset). Après un délai de 15 à 60 μs, le ou les esclaves raccordés, forcent le bus à l'état bas pendant 60 à 240 μs pour signaler leur présence.

Circuit équivalent d’une chaine 1-wire Cin, Cload, Idisc, Iop sont multipliés par le Nb de composants. Ri est divisé par le Nb de composants. L’esclave doit avoir un « idle » courant d’au moins 5µA pour que son interface soit synchronisée avec le protocole de communication Précaution sur le choix du câble, préconisé câble paire torsadée de catégorie 5 (50pF/m).

Différentes Topologies 20m 30m 10m Terminologie: RADIUS : est la distance (en mètre) entre le maitre et le + éloigné des esclave WEIGHT: est le nombre total de connections (en mètre) Ex : topologie en étoile à 3 branches Radius = 30m Weight = 10 + 20 +30 = 60m Le protocol 1-wire a un Weight Max = 750m. Un maitre de type RTCU (Real Time Control Unit) supporte un Radius max de 65m

Tests Réalisés ou en cours : Dialogue avec des capteurs 1-wire via Labview sur différentes plateformes *Châssis PXI + carte FPGA7833 : Identification capteur de température Identification EEPROM, lecture , écriture *Contrôleur USB9490R (interface USB/1-Wire) lecture température contrôle précision de la lecture (9,10,12 bits +/-0,1, 0,01, 0,001 °C) *Châssis RT cRIO + module 8 I/O NI 9401 qques problèmes dans la configuration du module 9401