05/03/06 11:49 Yannick Herve, Wilfried Uhring, Jihad Zallat 1 Électronique Numérique Chapitre 6 Composants séquentiels Bilan de l’offre commerciale, Le reste du combinatoire (add, alu, comparateur), Mémoires, Bascules, Registre à décalage universel, Compteurs asynchrones et synchrones, Cascadage des compteurs Cours d’électronique numérique dispensé à l’ENSPS. Auteurs : Yannick Hervé - MCF HDR Université Louis Pasteur Wilfried Uhring - MCF Université Louis Pasteur Jihad Zallat – MCF Université Louis Pasteur

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat2 Circuits Standards (combinatoires et séquentiels) Logique câblée (glue logique) Microprocesseurs, microcontrôleurs, DSP (2A) Circuits périphériques de microprocesseurs (2A) Circuits mémoires (2A) Logique programmée (à programme enregistré) ASICs (Application Specific Integrated Circuit) (2A) Logique programmable Cellules précaractérisées, Circuits prédiffusés Circuit à la demande (full custom) Les familles de circuits logiques

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat3 Intégration : SSI, MSI, LSI, VLSI, … (Scale of Integration) Technologie : TTL (Transistor Transistor Logic) CMOS (Complementary Metal Oxyd SC) ECL (Emiter Coupled Logic) I2L (Integrated Injection Logic) BiCMOS... Sous familles : TTL-LS, TTL-ALS, TTL-S... CMOS-4000, CMOS-HCT, CMOS-AHCT... Vocabulaire

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat4 (rubriques du « data book ») Gates (inv, nand, nor, and, or, xor, xnor) Multiplexors (Quad-2-in, Dual-4-in, 8-in..) Decoders, Demultiplexors (Dual 1 of 4, 1 of 8,BCD-7seg …) Comparators (4 bits, 8 bits) Arithmetics (4 bit ALU, Carry generator, 6 bit multiplier …) Latches (RS, D) Flip-flops (D, JK, Dual, Quad …) Counters (Synchronous, asynchronous, up/down …) Shift registers (Serial In-Parallel Out, General...) Miscellaneous (priority encoder, error detection, arbitror …) « analogique » (buffer, driver, tranceivers..) Offre commerciale : glue logic

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat5 a b S r Demi-additionneur (addition modulo 2) a b r i S r o Additionneur complet Le reste du combinatoire Additionneur

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat6 abab =1 & & riri >1 roro S Additionneur : architecture

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat7 r0r0 Add a 0 b 0 S0S0 Add a 1 b 1 S1S1 Avantage : simplicité, modularité Inconvénient : temps de calcul dépend de n Add a 2 b 2 S2S2 Add a 3 b 3 S3S3 S 4 = r 4 Additionneur n bits : propagation

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat8 Remarque générale : les architecture à accumulation de temps de propagation sont néfastes à la croissance des systèmes Pas d’utilisation itérative P i G i r i r i 1 1 impossible Q qsoit r i G = Génération P = Propagation Les P i et G i ne dépendent que des a i et b i Additionneur n bits : anticipation

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat9 r 1 = G 0 + r 0.P 0 Equations de calcul des retenues r 2 = G 1 + r 1.P 1 = G 1 + G 0. P 1 + r 0.P 0.P 1 r 3 = G 2 + G 1.P 2 + G 0.P 1.P 2 + r 0.P 0.P 1.P On calcule toutes les retenues en même temps en parallèle. Anticipation (2)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat10 P ba G r0r0 rab S 1 porte 2 portes 1 porte Look Ahead Carry Temps de calcul indépendant de n nn Il existe d’autres techniques Calcul des retenues Calcul des P et G Calcul des sommes r 1 = G 0 + r 0.P 0 r 2 = G 1 + r 1.P 1 r 3 = G 2 + G 1.P 2 + G 0.P 1.P 2 + r 0.P 0.P 1.P 2 Anticipation (3) : architecture

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat ALU 4 bits a 0 -a 3 b 0 -b 3 Architecture interne de type «look-ahead» a 4 -a 7 b 4 -b 7 Propagation = dégradation des performances temporelles Applications : 74181

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat12 a 0 -a 3 b 0 -b 3 a 4 -a 7 b 4 -b 7 S 0 -S 3 S 4 -S (look ahead carry generator) Un peut prendre en charge quatre Ils sont cascadables en arborescence PG.... PG (pour cascadage) r0r0 Application :

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat13 a/ Egalité de 2 nombres binaires b/ Le plus grand ou le plus petit Principes : - Soustraction A-B > 0 implique A > B A-B = 0 implique A = B (difficile à implémenter facilement) - Comparaison bit à bit (dans les CI du commerce) sur n bits : A > B si A n-1 > B n-1 ou si A n-1 = B n-1 et A n-2 > B n-2 ou si A n-1 = B n-1 et A n-2 = B n-2 et A n-3 > B n-3 ou... Exemple : A= B= Comparateur (1)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat14 Comparateur d’égalité :A = a 3 a 2 a 1 a 0 B = b 3 b 2 b 1 b 0 A = B si a 3 =b 3 et a 2 =b 2 et a 1 =b 1 et a 0 = b 0 Fonction associée : Comparateur (2)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat15 Comparateur en cascade OU Comparateur parallèle Comparateur en cascade : cellule de base & & OU abab SEISEI & E i+1 aibiaibi SiEiIiSiEiIi Comparateur complet

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat16 1 SEISEI a2b2a2b2 A = a 2 a 1 a 0 B = b 2 b 1 b 0 SEISEI a1b1a1b1 SEISEI a0b0a0b0 A = B A > B OU A < B Comparateur en cascade

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat17 Cellule de base et architecture : tps de calcul indépendant de n & & OU abab aibiaibi vers les cellules j<i Tous les E i avec j>i Tous les E i avec j>i & OU A>B A=B A<B Tous les S i Tous les E i Tous les I i SiSi IiIi EiEi Comparateur parallèle (1)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat18 A>B A=B A<B A B A>B A=B A<B Cascade série (cascade parallèle possible à partir de 10 bits) A>B A=B A<B A>B A=B A<B 4 4 a 0-3 a 4-7 Comparateur : 7485

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat19 UAL ou ALU n n A B n R C in S C out PGPG A=B Anecdote : ALU 4bits = 63 portes 5 fils de prog (S) 32 fonctions 16 fct logiques(bit à bit) 16 fct arithmét. (nombres) Unité arithmétique et logique

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat20 Mémoires, Bascules (voir le cours précédent) RS, DT / D-edge, JK Registre : ensemble de D-edge avec la même horloge D Q D Q D Q D Q Composants séquentiels : base

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat21 DQ Registre + connexions + combinatoire de gestion DQDQDQ H Entrée Série Sortie Série Q0Q0 Q1Q1 Q2Q2 Q3Q3 E t a x x x x b a x x x c b a x x d c b a x e d c b a Registre à décalage

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat22 Types de registres Parallèle Série ParallèleSérieESES Chargement Déplacement des données Décalage G/D Rotation G/D

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat23 Applications Retard numérique (série/série) –RD 8 bits (FH = 1 MHz)  retard de 8 µs Convertisseur de données série/parallèle Interfaces USB, SATA (disque dur), I2C (télévision), CAN (automobile), … Simulation physique des files d’attente : chaînes de production Etc.

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat24 Attention piège: ESG(Français) = RSI(anglais) ESG H ESD S 0 -S n-1 S0S1S0S1 E 0 -E n-1 S 0 Sortie série gauche S n-1 Sortie série droite General Shift Register S 0 S Stop 0 1 Shift right 1 0 Shift left 1 1 Load Registre universel

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat25 D QiQi DQDQ H Q i+1 Q Q i-1 EiEi S1S0S1S0 I0I1I3I2I0I1I3I2 I0I1I3I2I0I1I3I2 I0I1I3I2I0I1I3I2 Registre universel : architecture

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat26 1 er compteur =1932 Rappel : 1 ère bascule =1906. Définition : N sorties qui parcourent un code au rythme d’une horloge (!! pas forcément comptage naturel) Utilité : comptage d’événements suite d’états.... Deux techniques :Mise en cascade de diviseurs par deux Comptage asynchrone Calcul de transition Comptage synchrone Les compteurs

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat27 H Cascade de diviseurs de fréquence par deux sur fronts montants TQ Q0Q0 1 TQ Q1Q1 TQ Q2Q2 HQ0Q1Q2HQ0Q1Q Décompteur binaire Compteurs asynchrones : principe (1)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat28 H Cascade de diviseurs de fréquence sur fronts descendants TQ Q0Q0 1 TQ Q1Q1 TQ Q2Q2 HQ0Q1Q2HQ0Q1Q Compteur binaire Compteurs asynchrones : principe (2)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat29 Accumulation des temps de propagation Exemple : passage de 7 à 8 HQ0Q1Q2Q3HQ0Q1Q2Q3 tptp Si n bascules changent d’état : n-1 états transitoires T min > n.t p +marge Compteurs asynchrones : problèmes

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat30 Remarque : en comptage binaire un bit change d’état si tous les bits précédents sont à 1 (ex:0111 à 1000) Synchrone : même horloge pour toutes les bascules t 00 t 01 t 10 t 11 T H 1TQ Q0Q0 Q1Q1 TQ TQ Q2Q2 & TQ Q3Q3 & Compteur synchrone à report série Compteurs synchrones (1)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat31 Report Série : T min > T p (bascule) + (n-2) * T p (porte ET) Report parallèle : H 1TQ Q0Q0 Q1Q1 TQTQ Q2Q2 & TQ Q3Q3 & T min > T p (bascule) + T p (porte ET) Pour n bits il faut 1 porte ET à n-1 entrées Compteur synchrones (2)

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat compteur intégré synchrone 4 bits binaire programmable cascadable de la famille TTL (16 broches (pins)) ENT ENP CP CLR Q0-3 Vcc+Gnd Co E0-3LD CP : horloge (front montant) Q0-3 : sorties du compteur E0-3 : entrées parallèles (de prog) CLR : RAZ asynchrone active à 0 LD : charg t parallèle synchrone actif au niveau bas prioritaire sur le comptage ENP/ENT : autorisation de comptage comptage si ENP.ENT=1 Co : retenue =1 si Q 3 Q 2 Q 1 Q 0. ENT=1 (ENT agit sur Co en asynchrone) Présentation du 74161

05/03/06 11:49Yannick Herve, Wilfried Uhring, Jihad Zallat33 Présentation du Chronogramme de fonctionnement