Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" Les Circuits Asynchrones Quasi Insensibles aux Délais et la Sécurité Matérielle Ghislain F. Bouesse Gilles Sicard, Marc Renaudin Laboratoire TIMA, Grenoble

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 2 Sommaire * Attaques par canaux cachés (Side-channel attacks) * Solutions synchrones * Pourquoi l’asynchrone ? * Conclusion & Perspectives

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 3 Attaques par canaux cachés (Side-channel attacks) Consiste à établir une corrélation entre le temps de calcul et les données traitées. La durée du calcul à chaque itération ‘i’ dépend de la valeur du bit b i de la clé. * Attaque par Analyse temporelle L’analyse du nombre de cycle d’horloge pendant chaque itération permet de déterminer les bits de la clé. b L,……b 0 (bits de clé) R=0 R = R² mod n b i = 1 R Oui Non For i=L down to 0 R=R*y mod n RSA (R= y x mod n)

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 4 Attaques par canaux cachés (Side-channel attacks) * Analyse du courant consommé Consiste à établir une corrélation entre les pics de courant de consommation d’une circuit et les données traitées. - Simple Power Analysis (SPA) ; - Differential Power Analysis (DPA) Signature électrique de la porte ou - exclusif 0000 xor xor 0000 La différence * Analyse électromagnétique L’analyse de la signature électrique est remplacée par l’analyse de la signature électromagnétique. Simple ElectroMagnetic Analysis(SEMA); Differential ElectroMagnetic Analysis(DEMA) L’émission électromagnétique dépend de l’activité électrique0 Rayonnement électromagnétique

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 5 Solutions synchrones Les contre mesures synchrones implémentées pénalisent fortement les performances et le fonctionnement des puces. Filtre de courant Générateurs aléatoires Divers capteurs Ajout 40% de codes pour la sécurité Ajout de grilles de protection Forteresse sécurité de Carte à puce

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 6 Pourquoi l’asynchrone ? Exploitation des propriétés des circuits asynchrones Quasi Insensible aux délais (QDI) pour supprimer toute corrélation entre les données manipulées et l’observation des canaux cachés. * Absence d’un signal d’horloge Synchronisation très difficile Réduction de la consommation Lissage de la forme d’onde du courant Avantages * Codage des données en P parmi N (one hot) Exemple : P=1 et N=2 1 bit (P=1) Codé sur 2 rails (N=2) One hot Maîtrise du nombre de transitions logiques Réduction de la consommation Avantages

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 7 * Protocole de communication 4 phases Data Ack Com. "n" Com. "n+1" Invalid DataValid Data P1P4P3P2 Valid Data EmetteurRécepteur Data Ack Chaque phase de calcul est précédée d’une remise à zéro du bloc. Avantage Maîtrise de la nature des transitions 0 Etat initial 1 Pourquoi l’asynchrone ?

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 8 * Chemins de données équilibrés Logique équilibrée: même nombre et type de portes sur chaque chemin des données. Avantage Profils de courants quasi identiques. C C C C co1 co0 ai0 bi0 ai1 bi1 ai1 bi0 ai0 bi1 OR Ack Cr OR Porte Xor en 1 parmi 2 (Double rail) Ack Porte de rendez-vous Pourquoi l’asynchrone ?

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 9 Réalisation d’un prototype de crypto processeur asynchrone du DES (Data Encryption Standard) CMOS 0.18 µm (HCMOS8) de STmicroelectronics 6-LM, alimentation 1.8v Les premiers résultats montrent l’existence de quelques fuites résiduelles, mais démontrent une meilleure résistance par rapport au synchrone. Caractérisation en cours Prototype et résultats Banc de mesure

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 10 Conclusion * Lissage de la forme d’onde du courant en supprimant toutes les variations intempestives du courant. * Control du nombre de transitions. * Control du type de transitions. * Implémentation de structures logiques balancées et des chemins de données équilibrés en terme de nombre et de type de portes. ==> Permet d’augmenter la sécurité des circuits.

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 11 Perspectives * Analyse formelle des propriétés QDI et mise en place d’un flot de conception automatique. * Analyse formelle des fuites résiduelles observées. * Spécification des nouvelles contre-mesures pour les circuits QDI.

Mai 2005 Ghislain Fraidy Bouesse TIMA-CNRS-INPG-UJF 46 Av. Félix Viallet Grenoble Cedex France CIS group "Concurrent Integrated Systems" 12 Merci Des Questions ?