Mini Exposé Entre Thésard Séverine Riso 29 Octobre 2004 Réseaux sur puce Mini Exposé Entre Thésard Séverine Riso 29 Octobre 2004

Contexte Comment interconnecter ces IP ?? SOC 2010 SOC 2004 10 GHz DSP DMA ROM RF CAN CNA FPGA 10 GHz Temps de conception Techno 50 nm Comment interconnecter ces IP ??

Interconnexions aujourd’hui Point à point Commutation de circuit Circuits dédiés Bus Commutation de paquet Multiplexage spatiale/temporel Mémoire Processeur DMA PONT UART I/O Keypad BUS processeur-mémoire BUS I/O Arbitre RAM ASIC uP ROM IP

Pb des interconnexions d’aujourd’hui Point à point Bus Parallélisme Complet Aucun: une seule communication à la fois Consommation d’énergie Optimisé Forte : connexions longues Scalabilité Conçu pour un cas particulier Limité quelques cœurs Fléxibilité Réutilisable NOC

Réseaux sur puce IP NOC wrapper

Hermes Présentation [1] Développé au PUCRS Brésil par Fernando Moraes Ad N00 N° 0 IP Ad N10 N° 1 Ad N20 N 2 Ad N01 N° 3 Ad N11 N°4 Ad N21 N° 5 Un réseau Hermes 3x2 NORD B OUEST Arbitre B EST B Routeur Routeur B B LOCAL SUD Le switch Hermes [1] Développé au PUCRS Brésil par Fernando Moraes

Hermes handshake Switch Switch Output Port Input Port tx rx ack_tx 1 tx rx 1 ack_tx ack_rx n Switch data_out data_in Switch 1 rx tx 1 ack_rx ack_tx n data_in data_out Input Port Output Port

Métriques d’un réseau Évaluation des performances: Latence: Temps écoulé entre l’émission et la réception d’un message mesuré en cycle d’horloge Débit: Quantité maxi d’information délivrée par unité de temps. Se mesure en message par cycle d’horloge ou en message par noeud. Évaluation des coûts: Surface du réseau ou du switch se mesure en mm2, en LUT ou en transistor - 0.17mm2 CMOS 0.35m (SPIN: 0.24mm2 CMOS 0.15m) Dissipation de puissance se mesure en mW/ Hz.

Mesure latence vs Charge Compteur de cycle d’horloge 1 2 3 4 5 6 7 … Maître FIFO Réseau AdresseS # flit AdresseM 00 Tps départ Req En tête Données AdresseM # flit AdresseS Lat. allé Tps départ Ack En tête Données Slave

Mesure de la charge Charge = L / (L + IM) P1 P2 L IM Charge = L / (L + IM) Exemple de Charge = 6 / (6 + 5) = 54%

Fonctionnement de la FIFO Switch Maître FIFO Data Data_in Data_out Data tx rx Ack-tx Ack-rx Write pointer Data 00 12 74 54 08 00 12 77 32 08 43 65 00 Index 1 Read pointer

Résultats Taille réseau 00 10 01 11 M FIFO S 00 10 01 11 20 30 21 31 02 12 03 13 22 32 23 33 00 10 01 11 20 30 21 31 02 12 03 13 22 32 23 33 40 50 41 51 60 70 61 71 42 52 43 53 62 72 63 73

Résultats Différents réseaux 32 ports Hermes sature à 18% SPIN sature à 25%

Répartition Réseau 32 ports, chargé à 16 % En moyenne, les paquets mettent 140 cycles d’horloge. La latence Min =43 et la latence Max = 291 cycles d’horloge. L’ecart type est de 63 cycles d’horloge Gaussienne trop dispersées!!!! -> Qualité de service

Récapitulatif Hermes: coûts faibles (surface) mais performance moyenne (latence) Les réseaux sur puce sont-ils une réelle alternative ? Ne vaut-il pas mieux améliorer les bus ?

A faire A court terme A moyen terme A long terme Mesures du trafic Évolution de la latence en fonction de la taille des paquets A moyen terme Évaluer une méthode efficace de qualité de service : chemins virtuels, priorités de paquet. A long terme Implanter et valider cette qualité de service Rédiger et soutenir une thèse