Processeur RISK R3000

PLAN - Processeur RISK R3000 Structure du processeur Structure du processeur Logique de contrôle Logique de contrôle Détection des branchements et sauts Détection des branchements et sauts Détection des aléas Détection des aléas Optimisation : les mémoires caches Optimisation : les mémoires caches Synthèse Synthèse

Structure - Processeur RISK R3000 Pipeline Pipeline Registre Registre Deux mémoires Deux mémoires ALU ALU

Contrôle - Processeur RISK R3000 Unité logique « contrôle » Unité logique « contrôle » traite l’instruction à l’étage DI traite l’instruction à l’étage DI Structure et propagation (ex_ctrl, mem_ctrl) Structure et propagation (ex_ctrl, mem_ctrl) Gère : Gère : les multiplexeurs : utilisation de type énuméré les multiplexeurs : utilisation de type énuméré La mémoire (R/W*, AS,…) La mémoire (R/W*, AS,…)

Branchement - Processeur RISK R3000 Registres flush : remise par défaut, (et non raz) Registres flush : remise par défaut, (et non raz) Cas du ei_br_st Cas du ei_br_st évite que l’unité de contrôle propage vers EX évite que l’unité de contrôle propage vers EX Détection du branchement à l’étage MEM Détection du branchement à l’étage MEM Détection du saut à l’étage EI Détection du saut à l’étage EI Détection du saut avec registre à l’étage DI Détection du saut avec registre à l’étage DI

Aléa - Processeur RISK R3000 Unité logique : « org_alea » Unité logique : « org_alea » Registres « alt » : bloque, fige le registre pipeline Registres « alt » : bloque, fige le registre pipeline Une seule bulle si LW suivi instruction qui utilise rt Une seule bulle si LW suivi instruction qui utilise rt

Mémoire Cache - Processeur RISK R3000 Organisation Communication

Mémoire Cache - Processeur RISK R3000

Synthèse - Processeur RISK R3000 RegistreMémoireRisc Chemin critique 1,18 ns 1,77 ns 9,84 ns Horloge utilisé synthèse 1,5 ns 2 ns 10 ns Horloge réelle de fonctionnement 4 ns 10 ns Slack Consommation 425 mW 243 mW 154 mW

Synthèse - Processeur RISK R3000 Chemin critique : Chemin critique : Debut : Signal de contrôle ALU_OP dans registre pipeline EXd Fin : signal Z de la sortie de l’ALU

Synthèse - Processeur RISK R3000 On ne peut pas lire l’intérieur du risk ! On ne peut pas lire l’intérieur du risk !

Placement routage - Processeur RISK R3000