Chaîne d'électronique intégrée de lecture à très bas bruit du diffuseur de la caméra Compton en Hadronthérapie Mokrane DAHOUMANE Journées VLSI - FPGA -

Présentation au sujet: "Chaîne d'électronique intégrée de lecture à très bas bruit du diffuseur de la caméra Compton en Hadronthérapie Mokrane DAHOUMANE Journées VLSI - FPGA -"— Transcription de la présentation:

1 Chaîne d'électronique intégrée de lecture à très bas bruit du diffuseur de la caméra Compton en Hadronthérapie Mokrane DAHOUMANE Journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille.

2 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille2 Plan  Introduction : contexte physique  Caméra Compton pour l’hadronthérapie  Contraintes imposées  Electronique de lecture des siliciums de la caméra Compton  ASIC version1 :  rappel  Sources de bruit dominant  ASIC version finale :  Contexte de fonctionnement  Architecture et composition d’une voie de lecture  Préamplificateur de charge à reset discret (par switch)  Tests et caractérisation (résultats préliminaires)  Conclusions et travail futur

3 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille3 Electronique de lecture des siliciums de la caméra Compton  En hadronthérapie : les γ prompts peuvent être utilisés pour le contrôle de dose en ligne  La caméra Compton est une technique très efficace et rapide pour le contrôle en ligne de dose et la reconstruction d’image 3D en haute résolution  Dans le système proposé : le diffuseur (scatterer detector) est composé de 10 plans de détecteurs micro-ruban de silicium (Double-Sided Silicon Strip Detectors : DSSD) de 2 mm d’épaisseur  Il fournit les coordonnées spatiales et temporelles (x, y, z, t) et l’énergie (E) déposée durant l’interaction des rayons γ Online monitoring system  Chaque piste du DSSD sera couplée à une chaîne d’électronique de lecture intégrée aux spécifications suivantes : 3 zz Si AFEE DSP DSP: Digital Signal Processing AFEE: Analog Front End Electronics …x10 32 voies

4 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille4  Spécifications :  Système Multivoies : détecteur double face (64 pistes P x 64 pistes N)  Large dynamique (1000) : de 0,48 fC (3 ke - ) à 480 fC (3000 ke - )  Nécessité de lire les deux polarités (faces N et P du DSSD)  Taux de comptage : 10 5 hits/s  Bruit : ENC = 120 électrons rms (1 keV FWHM)  Shaping Time (slow) = 1 µs pour la mesure d’énergie  Shaping Time (fast) =15 ns pour l’étiquetage en temps  Capacité détecteur considérée dans cette étude : Cd = 10 pF / piste Spécifications de l’ASIC Système switché (Méthode critique)

5 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille5 Architecture de la version1 de l’ASIC Photo of a micro-Strip Silicon Detector double sided mounted on ceramic plates Baby detector Photography  Un prototype a été Fabriqué en technologie CMOS 0,35 µm d’AMS  Nombre de voies : 8  Surface totale: 2871×1881 μm 2 avec les plots d’E/S

6 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille6 Résultats de test de la version 1 de l’ASIC Energy spectrum of 133 Ba obtained by :  Discrete electronics (8 p-strips together)  ASIC (1 n strips) Référénce : M.Dahoumane et al : ” A Low Noise and High Dynamic Charge Sensitive Amplifier-Shaper associated with Silicon Strip Detector for Compton Camera in hadrontherapy”. 2012 IEEE Nuclear Science Symposium and Medical Imaging Conference Record (NSS/MIC)

7 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille7 S (w) est une densité spectrale du bruit (I G est le courant de fuite du détecteur Cd Cf CSA Vs Rf Bruit en série Bruit parallèle Bruit après le shaping : Remarque :  Le shaping time, Cd et Rf (imposé par le taux de comptage) sont des paramètres clé pour déterminer la dominance en bruit (parallèle ou série)  Le bruit du shaper peut être gênant dans le cas du faible gain du shaper :  Bruit de grille en haute fréquence des transistors de l’amplificateur utilisé, Préamplificateur de charge (CSA) : sources de bruit dominant 7

8 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille8 Contexte de fonctionnement de l’ASIC 2 N-strip bias and ac couplingP-strip bias and ac coupling 64 P strips 64 N strips  Utilisation d’un plus grand détecteur silicium monté sur PBC à l’IPNL  Dimensions : 90×90×2 mm 3  Tension de polarisation des pistes des détecteurs : -750 V

9 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille9 Schéma synoptique d’une voie complète de lecture de l’ASIC 2 Time Energy DSSD Vth Control logic : PWM & Delay Comparator N & P polarity Switched Reset CSA Shaper or CSA 5 bit DAC Tuned Event or external Reset Vth output MUX Delay and pulse width control I2C interface 3 bit gain control 5 bit DAC level control e/h select cmd Select cmd Slow shaper Fast shaper

10 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille10 CSA Cf Rf - + Vref C2 R2 R1 C1 In OTA CSA Reset en continu avec une résistance : configuration électron Shaping Décharge en exponentiel avec un taux=Rf*Cf Supprimer le bruit // Dans la version 1 : 75% du bruit provenait de la résistance Rf de Reset du CSA  Supprimer Rf et la remplacer par un switch CMOS

11 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille11 CSA Cf - + Vref C2 R2 R1 C1 Shaping In OTA RAZ RAZ’ CSA -Qinj/Cf RAZ : trigger externe ou évènement dans le silicium (comparateur) Reset avec un switch CMOS : configuration électron Décharge avec un switch MOS T = 1µs RAZ’ RAZ Tpa = 30ns

12 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille12 RAZ CSA - +Vref_h C R R CSlow Shaper T = 1µs Tpa = 30ns In Vref_e Cf 12 RAZ’ Reset avec un switch CMOS : configuration trou Input M1 Large NMOS transistor h DC level shift diode RAZ’ RAZ Dans le cas du mode de fonctionnement trou  Décalage du niveau DC du CSA La configuration présentée ici a été retenue et implémentée dans le circuit. Trois autres configurations ont été étudiées mais non implémentées

13 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille13 RAZ RAZ’ CSA - +Vref_h C R R CSlow Shaper T = 1µs Tpa = 30ns In Vref_e Cf 13 Décalage du niveau DC (2) Rejetée

14 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille14 RAZ CSA - +Vref_h C R R CSlow Shaper T = 1µs Tpa = 30ns In Vref_e Cf Input M1 Large NMOS transistor h 14 RAZ’ Rejetée Décalage du niveau DC (3)

15 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille15 RAZ RAZ’ - +Vref_h C R R CSlow Shaper T = 1µs Tpa = 30ns In Vref_e - + Vref_h Cf OTA Vref_e 15 Rejetée Décalage du niveau DC (4)

16 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille16 Qin : charge injectée en entrée q : charge élémentaire Vrms : bruit en sortie (intégrale de 1 Hz à 100 GHz) Bruit en simulation : Et en tests Utilisation d’un amplificateur de gain 100  négliger le bruit du scope et du set-up Architecture du CSA implémentée Un large NMOS input transistor :  Minimiser le bruit série (thermique et en 1/f)

17 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille17 Layout de l’ASIC réalisé Photographie du chip Input Transistor layout  L’accès grille est un paramètre important en termes de rapidité et du bruit  minimiser la résistance de grille :  division du transistor d’entrée en une matrice de petits transistors identiques Réalisation du circuit  Un prototype a été Fabriqué en technologie 0,35 µm CMOS d’AMS  Nombre de voies : 8  Surface totale: 4,5 x 2 mm 2 avec les plots d’E/S 17

18 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille18 Circuit d’injection de charges Ampli diff 50  Photographie de la carte de test de l’ASIC Set up du test de l’ASIC C inj R 50  C det Fast Pulse Generator - + 18 VEE Bloc alimentations et tensions de références de l ’ASIC

19 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille19 Caractérisation de l’ASIC et résultats préliminaires 19  Les fonctionnalités de l’ASIC ont été vérifiées et validées  Les deux polarités électrons/trous fonctionnent correctement  Le réglage fin des paramètres de l’ASIC est possible grâce à l’interface I2C qui a été vérifiée et validée  Les mesures et caractérisations fines de toute la chaîne intégrée de lecture sont en cours  Difficultés : Câblage des ampli-diff sur la carte PCB de test  Sous-traitance du montage et câblage de ces composants (en cours)

20 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille20 Résultats des tests : fonctionnalité Réponse du circuit à un pulse en tension : sortie CSA Réponse du circuit à un pulse en tension : sortie shaper lent Mode électrons Mode trous Mode électrons Mode trous RAZ : délai et largeur modulables  Bloc i2c est piloté par une interface Labview  Les trams i2c sont générées via un circuit d’interface (NI USB-8451 OEM I2C/SPI)  Les paramètres à contrôler :  DAC en tension pour compenser la dispersion des offsets des comparateurs voie par voie  Gain du shaper rapide  meilleur compromis entre l’efficacité de détection et les perturbations  Délai et largeur du reset (sortie du comparateur)  compromis temps mort et reset complet du CSA et des deux shapers.

21 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille21 Conclusions et travail futur  Conclusions :  Une version finale de l’ASIC a été réalisée : les tests en laboratoire sont en cours.  Toutes les fonctionnalités ont été validées.  Les résultats préliminaires sont encourageants.  Travail futur :  Finir les tests et lancer la production de 180 puces supplémentaires pour équiper l’ensemble du diffuseur  Réaliser le diffuseur de la caméra Compton dont chaque plan sera composé de :  Détecteur DSSD  ASICs  Ampli diff  ADC diff  FPGA et électronique numérique.  Tester conjointement le DSSD et l’ASIC dans les conditions réelles de la caméra Compton.

22 M. DAHOUMANE - journées VLSI - FPGA - PCB de l'IN2P3 2014 @ Marseille22 Merci de votre attention