P. Baron CEA IRFU/SEDI/LDEFJournées VLSI / PCB / FPGA / Outils; 22-24 Juin 2010; LAL ORSAY. 1 Le circuit AGET pour la lecture des TPCs P. Baron, E. Delagnes.

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1 P. Baron CEA IRFU/SEDI/LDEFJournées VLSI / PCB / FPGA / Outils; 22-24 Juin 2010; LAL ORSAY. 1 Le circuit AGET pour la lecture des TPCs P. Baron, E. Delagnes. CEA/DSM/IRFU/SEDI/LDEF

2 Le circuit AGET pour la lecture des TPCs Plan 2

3 Le projet GET 3 Projet GET:Projet GET: General Electronic for TPC Objectif:Objectif: Système d’acquisition pour différentes TPCs dans différents modes de fonctionnement pour différentes expériences de physique nucléaire TPC:TPC: cible active Contexte national:Contexte national: CENBG; GANIL; IRFU Contexte international:Contexte international: NSCL-MSU(états unis); RIKEN(Japon) Financement:Financement: ANR [1/10/2009-30/09/2013] Etude de la radioactivité Di-protons ACTAR: Mesure de réactions et de décroissances. 120 cm AT-TPC: étude des réactions induites par des faisceaux d’isotopes rares. Cahier des charges de GET: Large gamme dynamique:Large gamme dynamique: 100 keV/nucléon à plusieurs dizaines de MeV/nucléon, Modularité:Modularité: adaptation du nombre de voies électroniques au nombre de pads de chaque expérience [10000 à 30000], Traitement du signal:Traitement du signal: mesure de l’énergie, du temps d’arrivée et de la forme des signaux, Rapidité:Rapidité: 10 à 1000 événements/s. Trigger:Trigger: trigger de niveau 0 à 2.

4 Le circuit AGET pour la lecture des TPCs Architecture de GET 4  Organisation:  Asic AGET: IRFU  Carte ASAD: CENBG  Carte COBO: NSCL  Carte MUTANT: GANIL  Carte BEM: GANIL « AsAd le module front-end de GET: » Jérôme PIBERNAT _ Jeudi 24 _9h20

5 Le circuit AGET pour la lecture des TPCs Architecture de GET 5  Châssis µTCA: distribution des horloges; gestion Trigger; bande passante.

6 Le circuit AGET pour la lecture des TPCs Architecture de GET 6  Châssis µTCA: modularité.

7 Le circuit AGET pour la lecture des TPCs Architecture de AGET 7 AGET:AGET: asic AFTER (T2K) + discri seuil + lecture mémoire paramétrable. 64 canaux: partie analogique + mémoire (SCA)  Partie analogique:  Préamplificateur de charge + Filtrage  Discriminateur  Partie mémoire:  Profondeur de 512 cellules  Fwrite < 100 Mhz; Fread = 25 Mhz  Mode mémoire en 2 x 256 cellules  Niveau de l’asic  Information multiplicité [ Σ des 64 discri.]  Adresse des canaux touchés  Lecture du SCA [tous; canaux touchés; canaux sélectionnés; 1 à 512 cellules]  Slow control  Test (calibration, test ou fonctionnel)  Mode « espion » sur canal n°1

8 Le circuit AGET pour la lecture des TPCs Architecture de AGET 8 AGET:AGET: Principe du fonctionnement  Ecriture dans le SCA  Signal détecteur: converti, filtré et échantillonné dans le SCA  Signal filtré comparé à 1 seuil  Si le seuil est franchi: mémoire dans registre & transmission via ADC  Arrêt écriture [trigger]  Lecture registre canal touché  Ecriture de l’adresse des canaux à lire  Lecture du SCA

9 Le circuit AGET pour la lecture des TPCs 9 in Cl Cdet Cg2 + - 2*Cg2 Gain-2 RHV vdc Cs Sallen&Key Filter 16 values Cg Cs 2*Cg + - RHV vdc sg1 sg2 pole zero cancellation + - Cp Cs 16 values vdc Rp standby sg0 Cf0: 120 fF Cf1: 240 fF Cf2: 1 pF Cf3: 10 pF VCSAoutput: 1V Cp: 1.8 pF Rp: 28 MΩ Cs: 1 pF Rs: 25 kΩ to 500 kΩ CSA s0 Cf0 Rf0 Cf1 Rf1 Cf2 Rf2 s1 s2 sg0 standby Cf3 Rf3s3 Design de AGET AGET:AGET: Partie analogique  CSA:  CSA: 4 gains [120 fC à 10 pC] / canal  PZC:  PZC: zéro: 50 µs; pole: 25 ns à 500 ns  RC2:  RC2: pole: 25 ns à 500 ns Option: Option: entrée directe filtre RC2 ou Gain -2 Peaking Time: Peaking Time: 50ns à 1µs [16 valeurs]

10 Le circuit AGET pour la lecture des TPCs 10 Design de AGET AGET:AGET: Partie seuil  Partie Seuil:  Partie Seuil: gain différentiel + discriminateur + DAC + registre  Seuil:  Seuil: réglable; DAC commun (3 bits + 1 bit de polarité) + DAC individuel (4 bits)  Signal au dessus du seuil:  Signal au dessus du seuil: un signal « trigger » unitaire + mémoire dans registre tampon

11 Le circuit AGET pour la lecture des TPCs 11 Design de AGET AGET:AGET: Partie « trigger »  Signal de multiplicité:  Signal de multiplicité: Σ 64 discri. via ADC  Largeur:  Largeur: fixe [100 ns ou 200 ns] ou égale au ToT  Condition:  Condition: désactivé par Slow Control  2 étapes: 1.registre temporaire pendant une durée prédéfinie [pointeur adresse SCA:512, 256, 128] 2.Mémorisation dans registre canal touché à la fin de l’échantillonnage du SCA Itrigger Current Voltage SCA_write ADC BUFFER SCA_read SCA_data AGET 1 AGET:AGET: Partie registre canal touché  Rôle:  Rôle: information utilisée pour la lecture sélective des canaux

12 Le circuit AGET pour la lecture des TPCs 12 Design de AGET AGET:AGET: La mémoire SCA  SCA:  SCA: mémoire circulaire.  Fréquence d’écriture:  Fréquence d’écriture: 1 MHz à 100 MHz (Fwrite ≤ 512 / Tdrift). AGET:AGET: Lecture du SCA  Nombre de cellules:  Nombre de cellules: 1 à 512 [programmable]  Fréquence de lecture:  Fréquence de lecture: 25 MHz. CLKwrite CLKread Write Read Write phase Read phase c0c511 c510 ci-2 c1 c. ci ci-1 ci+1 ci+2 c0c511 c510 ci-2 c1 c. ci ci-1 ci+1 ci+2 c0c511 c510 ci-2 c1 c. ci ci-1 ci+1 ci+2 c0c511 c510 ci-2 c1 c. ci ci-1 ci+1 ci+2 Column n Channel 0 Channel 2 Channel n Channel 67 0 511 Stop (trigger) Phase lecture ci ci+1 Phase écriture 0 511 Stop (trigger) Phase lecture ci ci+1 Phase écriture ci+ offset Configuration: 512 cellules Configuration: (512 – offset ) cellules

13 Le circuit AGET pour la lecture des TPCs 13 Design de AGET AGET:AGET: Traitement de 2 événements rapprochés (Temps < Temps de lecture du SCA)  SCA:  SCA: 2 mémoires de 256 cellules. in1 In Buffer Data Out 256 cells 256 ini Column 0 to 255 Address pointer Mem0 256 256 cells Write Mem0 Read Mem0 Column 0 to 255 Address pointer Mem1 Write Mem1 Read Mem1 In Buffer Data Out PZC Filter Gain + - vth triggercx0 hit0 hit1 PZC Filter Gain + - vth triggercxi hit0 hit1  Fonctionnement:

14 Le circuit AGET pour la lecture des TPCs 14 Design de AGET AGET:AGET: Le slow control  Lien série: Din: input data; Dout: output data; Ck: clock; Cs: enable  Lien série: 4 signaux. Din: input data; Dout: output data; Ck: clock; Cs: enable  Protocole: Format: [r/wb] [Ad 6 … Ad 0 ][D NBD-1 …D 0 ]  Protocole: # SPI. Format: [r/wb] [Ad 6 … Ad 0 ][D NBD-1 …D 0 ] 12 registres: 16 à 128 bits AGET:AGET: lecture de l’adresse des canaux touchés  Lien série:  Lien série: le même que celui du slow control [50 MHz].  Protocole: Format: lecture [r][A mem0 ou 1][Hit 1 …Hit 68 ]; écriture [wb]][Hit 1 …Hit 68 ]. Din Cs ck Mode Adresse / sélection canaux Slow control «0» Sélection du mode

15 Le circuit AGET pour la lecture des TPCs 15 Les spécifications de AGET ParameterValue Polarity of detector signalNegative or Positive Number of channels64 External PreamplifierYes; access to the filter or SCA inputs Charge measurement Input dynamic range120 fC; 240 fC; 1 pC; 10 pC GainAdjustable/(channel) Output dynamic range2V p-p I.N.L< 2% Resolution< 850 e- (Charge range: 120fC; Peaking Time: 200ns; Cinchannel. < 30pF) Sampling Peaking time value50 ns to 1 µs (16 values) Number of SCA Time bins512 (or 2 x 256 cells) Sampling Frequency1 MHz to 100 MHz Trigger Discriminator solutionL.E.D Trigger Output/MultiplicityOR of the 64 discriminator outputs Dynamic range5% of input charge range I.N.L< 5% Threshold value4-bit DAC/channel + (3-bit + polarity bit) common DAC Minimum threshold value≥ noise Readout Readout frequency25 MHz Channel Readout modeHit channel; specific channels; all channels SCA Readout mode1 to 512 cells Test calibration1 channel / 64; external test capacitor test1 channel / 64; internal test capacitor (1/charge range) functional1, few or 68 channels; internal test capacitor/channel Counting rate< 1 kHz Power consumption< 10 mW / channel

16 Le circuit AGET pour la lecture des TPCs 16 Le Layout de AGET Technologie: AMS CMOS 0.35 µm Mémoire(SCA) 32 canaux Surface: 8550 µm x 7600 µm Composants: 650 000 Transistors 40 000 Capacités 5000 Résistances Boîtier: LQFP 160 (28x28x1.4 mm) Run dédié: Run dédié: IPHC/IRFU Réception: Réception: Juillet 2010

17 Le circuit AGET pour la lecture des TPCs 17 Les performances attendues de AGET I.N.L: I.N.L: Charge range: 10 pC; Peaking Time: 50&100 ns. Bruit: Bruit: Charge range: 120 fC & 10 pC mesure sur AFTER

18 Le circuit AGET pour la lecture des TPCs 18 Les performances attendues de AGET Seuil: Seuil: Dac global (3 bits + 1 bit de polarité) + Dac individuel (4 bits). Seuil minimal: Seuil minimal: Charge range: 120 fC & 10 pC Charge Range120fC1pC10pC DAC lsb293 eV2.7KeV27KeV Input max.37KeV343KeV3.43MeV 120 fC 10 pC

19 Le circuit AGET pour la lecture des TPCs 19 Conclusion  AGET:  AGET: asic pour la lecture des TPCs en physique nucléaire.  AGET:  AGET: asic front end du projet GET.  AGET:  AGET: asic AFTER + voie de décision + lecture sélective.  Réception & Test:  Réception & Test: Juillet 2010.

20 Le circuit AGET pour la lecture des TPCs 20 Merci