1 Bilan et Perspectives de l’Électronique du LPNHE H. LebboloÉlectronique Biennale du LPNHE9/2007 Organigramme du groupe d’électronique Bilan et Perspectives.

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1 1 Bilan et Perspectives de l’Électronique du LPNHE H. LebboloÉlectronique Biennale du LPNHE9/2007 Organigramme du groupe d’électronique Bilan et Perspectives dans les expériences CAO Câblage Conclusion

2 2 Organigramme du groupe d’électronique du LPNHE T2K Olivier Le Dortz Alain Vallereau HESS Pascal Corona Olivier Le Dortz Hervé Lebbolo Patrick Nayman Jean-Marc Parraud Rachid Séfri François Toussenel LINÉAIRE Jacques David* Marc Dhellot Jean-François Genat Thanh Hung Pham** (thèse) Hervé Lebbolo François Rossel*** CAO et CÂBLAGE Marc Dhellot Colette Goffin Andrée Guimard David Martin Jean-Marc Parraud SUPERNOVÆ Philippe Bailly Hervé Lebbolo David Martin Rachid Séfri Alain Vallereau LLRF Olivier Le Dortz Hervé Lebbolo David Martin * Arrivé en 01/2006**candidat au poste IE*** Départ en retraite en 11/2007

3 3 ATLAS / Upgrade / SLHC ATLAS : 135 cartes contrôleur de châssis frontaux 3429 ASIC lien série SPAC techno DMILL 35 cartes SPAC Master 5 spares cartes contrôleur à tester Maintenance (casse au montage) Upgrade : non SLHC : quelques pistes mais il est urgent d’attendre…

4 4 HESS

5 5

6 6 + ASIC Pré L21256pb rendement : 15/35 Installation prévue pour été 2009 Futur : Upgrade de HESS, CTA ? Produits Et testés produites Test proto produites Pré prod Annecy Design

7 7 SUPERNOVÆ SNDICE : Calibration photométrique du CFHT Cooled Large Area Photodiode LED Carte 25 LEDs Low Current Amplifier PC LCA : CMOS 0,35µm (AMS) soumis en octobre 2006 Carte 25 LEDs : DAC 12bit, ADC 16 bit, FPGA, Installation : décembre 2007 Acquisition Megacam LCA Boîtier CLAP

8 8 SUPERNOVÆ LSST : Réalisation de l’ASIC de lecture des CCD de la caméra. Collaboration avec LAL Orsay 200 CCD * 16 voies lues à 500kpixels/s Bruit max : 5nV/ 0,01% diaphonie Dynamique : 100ke‾ température : 173K Sortie différentiellepuissance : 25mW/canal Analogue Signal Processing asIC : 4 voies DSI 4 voies C&S CMOS 0,35µm 5V Boîtier cqfp100 rectangulaire Soumis fin juillet 2007 retour fin octobre Cartes de tests FE BE : ADC, FPGA, USB Production : 2009 ? Futur : CCD ? calibration ? asservissement de position ? ASPIC Hz

9 9 COLLISIONNEUR LINÉAIRE Caractérisation de détecteurs à micro pistes de Silicium Conception, réalisation et tests d’asic de front end Boite noire – cage de Faraday Détecteur laser PC LabView USB ADC 14bit/100MHz Alim programmables + Commandes Moteurs Scope Numérique Banc opérationnel depuis août 2003 Mesures avec laser (1060nm) Mesure rapport S/N avec sources Étude du timing Besoin en online (LabView) Besoin en instrumentaliste ! USB Séquenceur (FPGA) Readout Byte blaster

10 10 COLLISIONNEUR LINÉAIRE Collaboration avec le LAPP 4 canaux Analog pipeline, ADC Wilkinson Technologie CMOS 130 nm UMC Soumis au printemps 2006, reçu à l’automne 2006

11 11 COLLISIONNEUR LINÉAIRE FUTUR : Tests avec nouveaux détecteurs Tests de nouveaux types de connexion ( stud, bump, solder-bump) Circuits 128 voies / 130nm avec mise en veille du circuit pour les tests en faisceau de 10/2008 ?

12 12 LLRF / Spiral 2 Collaboration IPNO / LPNHE Contrôle numérique bas niveau de l’amplitude et de la phase des radio fréquences de cavités accélératrices en vue d’améliorer la vitesse, la stabilité, la programmation, la fiabilité et le diagnostic du fonctionnement des accélérateurs.

13 13 LLRF / Spiral 2 Synoptique de la carte PXI INCI_In TRAN_In REFL_In REFC_In AUX_In 14 bit ADC AD6645 14 bit ADC AD6645 14 bit ADC AD6645 AD 8138 Interface cPci Cyclone EP1C4 BGA324 Compact PCI / PXI PROM EPCS4 Vregs 3.3 et 5V -12V 3.3 / 1.5V / 1.2V (FPGA) +3.3 V / -3.3 V / 1.8 V ana LLRF_V2 Stratix II EP2S30 BGA484 Active Serial Config JTAG LVDS Clock drivers 80 MHz Clk 14 bit ADC AD9246 14 Add, Dat, R/W AD 8138 x5 DAC AD9764 DAC AD9764 14 Q_Out AD8041 I_Out AD8041 SDRAM 4M x 32 bits MT48LC4M32 Clocks LVDS PROM EPCS16 33 MHz Clk Dig_In 4 4 Dig_Out 14 AD8041 Aux_Out DAC AD9764 USB Controller CY7C68001 USB 2.0 Interface (board seen as peripl) ROM 4M x 16 bits S29GL064A90 Analog part on mezzanine NIOS II CPU CPU program CPU data and monitoring date

14 14 LLRF / Spiral 2 Tests sur cavités froides 352MHz fin 2006 concluants : ça régule ! Production de 2 cartes PXi 1 entrée analogique supplémentaire 1 sortie analogique supplémentaire 1 cpu sur le fpga plus puissant 1 interface USB Spiral 2 : Responsabilité de la carte numérique pour les tests des cryomodules de Spiral 2 (88MHz) Production de 2 cartes, fin 2007 et mi 2008

15 15 T2K TCP/IP Gigabit Ethernet Network Common DAQ Run Control Detector B Detector A Global Clock Trigger TPC 3*2 secteurs 86000 pads 512 pts en Z Taux d’événements : 0,3Hz + cosmiques Taille d’evt : 86000*512*12bit ~ 63MByte Cartes concentrateur Coordination de l’électronique française : Saclay

16 16 T2K CPU DCC_1 DCC_2DCC_3DCC_4DCC_5 DCC_6 CompactPCI Crate front (8 slots version) CompactPCI Rear side Gb Ethernet To DAQ 12x6 optical links to FEMs Clock Triggers Transition Boards Interface cPCI développée au labo pour HESS Cartes format 6U préféré Carte CPU commerciale RIOC de CES avec Lien Gigabit Ethernet

17 17 T2K 160 mm80 mm (recommended) E/O SDRAM cPCI Bridge 6U form factor (230 mm) J1 J2 J3 J4 J5 Clocks Triggers FPGA config Virtex 4 JTAG Global Trigger Global Clock From MCM or Receiver Board J3 J4 J5 System ACE JTAG Local Trigger FPGA To 12 FEMs Tests en faisceau avec un kit d’évaluation XILINX Un proto (4 ou 6 voies) pour l’été 2008 Production pour fin 2009

18 18 CAO Logiciels : Toute la chaîne Cadence :IN2P3 ( sauf microélectronique ) ou EUROPRACTICE Schématique, placement et routage( Allegro )Colette GOFFIN Gestion de bibliothèque Simulations de lignes de transmission (Spectra-Quest) Marc DHELLOT Simulations analogiques & numériques ( AWB Mixte ) Modélisations numériques ( Verilog, VHDL ) Synthèse ( Synopsys, Ambit ) + synthèse de FPGA ( Simplify ) Schématique + Layout + simulation micro électronique analogique (analog artist) FPGA ( Altera ) ( Quartus ) station SUN + PC Windows AutoCAD ( dessin électrodes )PC Installation logiciels et design kits, contacts avec Cadence, Europractice Organisation, Support, FormationsDavid MARTIN Matériels : Stations Sun Solarisbesoin en ingénieur système ! PC de bureau ou portable WindowsFrançois LEGRAND

19 19 Câblage Machine à graver les circuits imprimés ( deux couches ) Machine à insoler Perçage de circuits) Réalisations de faces avant) Réalisations de maquettes) Charly Robot vieillissant Petits usinages)Colette GOFFIN Four à refusion pour composants CMS Jean-Marc PARRAUD Station de placement de composants CMS Câblage, maquettes, soudures (y compris CMS)Andrée GUIMARD Machine à tests sous pointes Marc DHELLOT

20 20 DERNIER Demande d’une machine à bonder : Câblage des ASICS sur cartes Câblage des détecteurs entre eux Câblage de cartes frontales et détecteurs Demande d’équipement 2008 : Analyseur logique et générateur de pattern Prévoir le remplacement du Charly Robot Prévoir le renouvellement du serveur SUN pour fin 2008 Achat d’un réfrigérateur mutualisé avec la méca ? Demande de poste :un AI pour la CAO pcb + un CDD IE pour ILC pb des stagiaires (pc, indemnité, cantine) H. LebboloÉlectronique Biennale du LPNHE9/2007