J. Bonnard– VLSI Orsay– June 22-24, 2010 Voie de lecture pour calorimètre électromagnétique Samuel Manen, Laurent Royer, Jonathan Bonnard, Pascal.

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1 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 2010 Voie de lecture pour calorimètre électromagnétique Samuel Manen, Laurent Royer, Jonathan Bonnard, Pascal Gay

2 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20102 Les challenges du nouvel ECAL pour ILC Structure en sandwich : fins wafers de diodes silicium(~200 µm) & couches de tungsten Haute granularité : diode pad size of 5x5 mm 2 Grande segmentation : ~30 couches Grande dynamique de détection(15 bits) 0.1 MIP -> ~3 000 MIPS Electronique du VFE embarquée Minimal cooling available Beaucoup de voies, > 100.10 6 channels compact, integré Ultra Low power : 25 µW per VFE channel Power cycle = 1% for electronic

3 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20103 Architecture de la voie DIGITAL MANAGEMENT control Bits from ADC CLOCK@20MHz RESULT 12 BITS 1- AMPLIFICATEUR DE CHARGE BAS BRUIT RELIE AU DETECTEUR 2 – PASSE BANDE BASE SUR UN INTEGRATEUR AVEC 5 MÉMOIRES ANALOGIQUES 3 – ADC CYCLIQUE 12 BITS, BASSE CONCOMMATION 4 – CIRCUIT NUMERIQUE BASSE CONSOMMATION POUR CONTROLER LA SEQUENCE, ET TRAITER LES BITS EN SORTIE DE L’ADC 1- AMPLIFICATEUR DE CHARGE BAS BRUIT RELIE AU DETECTEUR 2 – PASSE BANDE BASE SUR UN INTEGRATEUR AVEC 5 MÉMOIRES ANALOGIQUES 3 – ADC CYCLIQUE 12 BITS, BASSE CONCOMMATION 4 – CIRCUIT NUMERIQUE BASSE CONSOMMATION POUR CONTROLER LA SEQUENCE, ET TRAITER LES BITS EN SORTIE DE L’ADC

4 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20104 AMPLIFICATEUR DE CHARGE L’AMPLIFICATEUR EST REALISE GRACE A :  Un étage Cascode Boosté (High gain)  Un étage Source suiveur (Impédance de sortie faible) Dynamique = 20log(10p/(1f*2)) = 80 dB Signal mini = BRUIT *2

5 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20105 CRRC Vs Intégrateur à capacité commutée (GI) CRRC MAX PEAKING TIME = 200 ns pour éviter un effet de PILE UP GI Remise à zéro rapide, durée d’intégration proche de la période de collision Période de collision(337 ns) GATED INTEGRATOR = CRRC + MÉMOIRE ANALOGIQUE

6 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20106 CRRC Vs Intégrateur à capacité commutée (Gain au niveau bruit)  Dans notre cas, les bruits SERIE et PARALLELE peuvent être réduits de 30% grâce au GATED INTEGRATOR Serial NoiseParallel Noise CRRC G.I. CRRC ~30% Etudes des indices de bruit à l’aide des fonctions de pondérations des 2 filtres

7 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20107 Résultats de mesure de la voie complète Le Bruit de la voie complète a été mesurée à 370 uV (0.76 LSB en sortie d’ADC) ERREUR DE LINEARITE = +/- 4fC, pour 9.5pC en entrée Circuit fondu en juillet 2009 (AMS 350 nm) CONSOMMATION = 65 uW (Power Cycle = 1%)

8 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20108 Av = Gm. Rout = * Réduction du bruit de l’amplificateur du Gated Integrator Bruit thermique  baisse W/L (20 à 13) Bruit 1/f  augmente W et L (de 30/1.5 à 130/ 10) Bruit 1/f  augmente W et L et le rapport W/L (de 15/2 à 70/3)

9 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 20109 Résultats des modifications -44% Itotal = + 5%

10 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 201010 IP Numérique Caractéristiques de cette machine à états(MAE): 1)Sert à contrôler les phases de mémorisation, de lecture et remise à zéro pour les 5 capacités de l’intégrateur 2)Doit lancer l’ADC cyclique 1.5 bits /étage et traiter les bits sortant en série pour donner le résultat complet sur 12 bits 3)Et doit consommer le moins possible

11 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 201011 Techniques Low Power possibles Ptotale = Pdynamique + Pstatique Pstatique est liée à Vdd,Pdynamique = K. A. F. V² K : Constante liée à la techno (ici AMS 0.35u) A : Surface (nombre de cellules utilisées) F : Fréquence de fonctionnement V : tension d’alimentation Solutions  1-Utilisation du Clock Gating (Bascule D avec Clock_Enable) 2-Reset (Async) des sous IP lorsqu’elles ne sont plus utililisées 3-La MAE entière est gardée sous Reset à la fin de cycle en attendant le prochain 4-Couper alimentation?

12 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 201012 Exemple avec une IP Exemple avec l’IP qui traite les Bits sortant de l’ADC (une seule conversion): Design optimisés Vs Design simple CLOCK = 10MHz P Worst DESIGN = 265uW P Better DESIGN = 68 uW

13 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 201013 Estimation RTL Compiler Reste encore une possibilité pour diminuer la consommation : Couper l’alimentation de tous les composants lorsque le numérique ne travaille plus (environ 99% du temps) -60% Outils utilisés SIMULATION : MODELSIM SYNTHESE : RTL COMPILER Placement&Routage : ENCOUNTER

14 J. Bonnard– VLSI 2010 @ Orsay– June 22-24, 201014 Conclusion  Une Voie complète (sans la partie numérique) a été fondue et testée en technologie AMS 350 nm  Les mesures sur le chip fondu montrent une non linéarité globale de 0.1 %.  Le bruit equivalent ramené en entrée est de 1,8 fC (comparé à la dynamique du signal d’entrée qui est de 10pC)  Dynamique : 75dB  Prochaines étapes :  Intégration du Band Gap (ADC), du bloc numérique, du nouvel amplificateur du Gated Integrator et d’un système de Power Pulsing (déjà sur ADC)  Baisse de la consommation totale (Facteur 3)