Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Numériseur 16 voies (14 bits / 200MHz) pour Exogam Abderrahman BOUJRAD GANIL.

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1 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Numériseur 16 voies (14 bits / 200MHz) pour Exogam Abderrahman BOUJRAD GANIL

2 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN EXOGAM2 Plan  Introduction  Architecture générale d’Exogam  Architecture du numériseur NUMEXO2  Etat d’avancement  Conclusion  Quelques élements de R & D 1

3 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Introduction : Spécifications techniques Les voies Outers (Segments) : 8 OUTERs : gamme de 6 MeV Mesure des charges miroires Les voies BGO et CsI : 2 BGO & 2 CsI : gamme de 20 MeV Pour un clover (16 voies) Les voies INNERs : 2 INNER avec deux gammes d’énergie : 6MeV & 20 MeV Résolution en énergie : 2.3 keV@1.3 MeV (@ counting rate < 20kHz) Résolution en temps : 10ns (1ns souhaitée) Mesure du temps de montée du signal (T30,T60,T90) Discrimination (voie inner 6 MeV, seuil ~ 30keV) Outer Inner Un clover 2

4 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Architecture Générale EXOGAM2 3

5 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Boîte de connection : B3 64 boîtes B3 pour l’ensemble du projet EXOGAM2 1 er prototype 4

6 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Architecture générale du numériseur ADC Logic -FADC samples collection -Digital Processing -Trigger -Data formatting -Inspection control PPC Common Logic GTSFanin ADC Logic Interface Clocks (Local & Recovered) Delay Line Optical Link Flash (Linux) PROM (VHDL) PROM (VHDL) Ethernet Gigabit PCIe (4 Lane) DACs (Test, control, inspection) Serial link DDR2 Mux 2*FADC (double) 14 bits 200MHz FIFO -------- RAW DATA (event parameters) Samples 5

7 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN ADS62P49 (Texas Instruments) NUMEXO2_P2 Carte mezzanine : synoptique 6

8 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN 100 Ω differential lines LAYOUT DETAIL Conception GANIL / IFIC (Espagne) 10 couches de cuivre 30 liens différentiels (100 Ω) NUMEXO2_P2 Carte mezzanine : le PCB 42 mm 100 mm FADCs PLLalims Amplis 7

9 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN GANIL Caen IPNO Orsay CSNSM Orsay NUMEXO2_P2 Virtex5 Block diagram IUAC New Delhi IFJPAN krakow 8

10 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN PCIe GTS Iserdes PARALLEL DATA V6 SPI PCIe FIFO TX / RX CTRL PCIe FIFO GTS PHY GbE MEZ SPI B3 SPI MEZ SPI TS_B GTS CLKs GTS NUMEXO2_P2 Affectation des banks du Virtex5 9

11 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN ADCs 16 CHANNELS 4 MEZZANINES FPGA V6 ISERDES IP Deserialized ADC datas DSP IP COMPUTED Parameters : Energy (@100Msps) INNERs : 6 MeV & 20 MeV, OUTERs : 6 MeV BGO, CsI : 20 MeV Time (@200MSPS) INNER 6MeV T30, T60, T90 on INNER Mirror charges on OUTER 1 CHANNEL HISTOGRAM (ENERGY or TIME) OSCILLOSCOPE IP Acquisition window of samples (PAC, trapèze…) 4 circulars buffer of 16Kword associated to a trigger READOUT IP BUILD of DATA FORMAT: event oscilloscope (frame) INSPECTIONS IP ANALOG & DIGITAL INSPECTIONS 2 CHANNELs DATA IP NEDA/ADONIS SETUP IP 32 bits register 15 bits address PARAMETERs 2 fast DACs 2 x 200 MSPS Configuration IPs 112@ 400Mbps = 44.8 Gbps OSCILLOSCOPE Data OSERDES RAW DATA 200MSPS 2 digital inspections ASYNCHRONOUS BUS (16 bits) < 8MBytes/s SPI (Serial link) 400MBytes/s MAX FPGA V5 TRIGGER REQUESTs FRONT PANEL EXOGAM2 NEDA/ADONIS NUMEXO2_P2 Virtex6 Block diagram 10

12 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN 11

13 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Carte au standard NIM, 16 couches de cuivre, Classe 8 12

14 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Définition du PCB 13

15 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 E/S du numériseur Face Avant Face arrière 14

16 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Alimentations  Plus de 20 alimentations 15

17 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Courant (A) Puissance (W) 6P6V06,136,7 -6M6V05,633,7 12P12V1,316 -12M12V00 Total1386,4 NUMEXO2_P2 Consommation estimée 16

18 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Etat d’avancement : Firmware  Embedded Linux (FLASH,DDR2, Ethernet, SPI…)  Validé sur le premier proto NUMEXO2_P1  PCI_Express IP  en test ( IPNOrsay)  GTS IPs (Global Trigger Systems, Dulny & Czermak / IFJPAN)  test & validation en cours  Clock recovery IP ( ET S. / IUAC)  IP finalisée  ADC_INTERFACE IP (X. Lafay, CSNSM)  Developpement, test et validation en cours 17

19 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Etat d’avancement : Schématique  45 pages de schématique :  Schématique Virtex6 & Virtex 5 (système embarqué) et leurs périphériques  Pages 3 to 22  GANIL  Schématique PCI Express & périphériques  Pages 24 to 28  IPNO  Schématique GTS  Pages 30 to 37  GANIL (verifiées par l’IFJPAN)  Schématique liée à la gestion des alimentations  Pages 39 to 41  GANIL 18

20 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN NUMEXO2_P2 Conclusion  Schématique finalisée  Routage est en cours (fin juin 2012)  Démarrage des tests courant septembre 2012 19

21 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN EXOGAM2 Quelques élements de R &D 20

22 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Filtre trapezoidal mesure d’énergie :paramètres du filtre Tr ~ 100 à 250 ns Td ~50  s 21

23 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN INNER ENERGY CHANNEL (dCFD + FILTER ) Trapezoidal filter (1 CHANNEL) Recursive equation of the trapezoidal filter : S[n] = 2.S[n-1] - S[n-2] + E[n-1] - alpha.E[n-2] - E[n-(k+1)] + alpha. E[n-(k+2)] – E[n-(k+m+1)] + alpha.E[n-(k+m+2)] + E[n-(2.k+m+1)] - alpha. E[n-(2.k+m+2)] dynamic shift registers (SRL32) Multipliers (DSP48) // mise en évidence des multiplications assign Prod_term1 = ALPHA*En_term2; … assign Sn = 2*Sn[0] - Sn[1] + CSTE*En_term1 - Prod_term1 … Verilog source Ʃ of terms COMPUTING LATENCY = 10ns DEAD TIME = 0 ! Filtre trapezoidal Implémentation du filtre 22

24 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Resolution = 2.76 KeV@1.3MeV EXOGAM CLOVER 1 ADC CHANNEL + ML605CHIPSCOPE PRO TOOLS (PC) Configuration de test Detecteur CANBERRA : N°S17 (@ 3500 V) SOURCE : Co60 (~100 hits/s) and Eu152 B3 & 10 m de câble Kit ADS62P49@250MHz 14 bits NUMEXO2_P2 mesures sur detecteurs Ge Camberra 23

25 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Linear Interpolation Cascaded delays T = Tc +  t i –  t d T : Time to be measured titi tdtd Signal from digital Discriminator Tc : Counter Start interpolation Stop signal CLOCK Ts =200 MHz STOP Mesure de temps Principe de base 24

26 Journées VLSI FPGA PCB IN2P3 5-7 juin, 2012 A. Boujrad GANIL - CAEN Des contraintes spécifiques dans le fichier UCF STOP_ IN STOP_IN retardé de 80ps FPGA EDITOR TOOLS Principe de base n retards (τ) mémorisation des fronts CARRY 4 FDCE SLICE L I/O : NET «signal[N]» LOC = XY; CARRY : INST « genblk0.signal[N].CARRY_i» LOC = « SLICE_XY »; FDCE : INST « genblk0.signal[N].FDCE_i» LOC = « SLICE_XY »|IOB =TRUE|BEL = «DFF»; I/O : NET «signal[N]» LOC = XY; CARRY : INST « genblk0.signal[N].CARRY_i» LOC = « SLICE_XY »; FDCE : INST « genblk0.signal[N].FDCE_i» LOC = « SLICE_XY »|IOB =TRUE|BEL = «DFF»; Mesure de temps le stop : cascades de retards scilab simulation 25