L.LETERRIER – SCATS Sixteen Channel Absolute Time Stamper Journées VLSI PCB FPGA IAOCAO IN2P3 C. Beigbeder 1, D. Breton 1, S.

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1 L.LETERRIER – leterrier@lpccaen.in2p3.fr SCATS Sixteen Channel Absolute Time Stamper Journées VLSI PCB FPGA IAOCAO IN2P3 C. Beigbeder 1, D. Breton 1, S. Drouet 2, A. El Berni 1, L. Leterrier 2, J. Maalmi 1, V. Tocut 1, Ph. Vallerand 3 1 : LAL Orsay, France (IN2P3 – CNRS) 2 : LPC Caen, France (IN2P3 – CNRS) 3 : GANIL Caen, France (IN2P3 – CNRS) 7 juin 2012

2 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS Plan 1.Contexte 2.Architecture 3.Principales caractéristiques 4.Simulation 5.Layout 6.Conclusion 2

3 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 1.Contexte Collaboration entre LAL Orsay et LPC Caen Besoins pour l’électronique de SuperB (PID Barrel):  18000 voies  Mesure du temps avec une résolution ≈ 100 ps rms  Taux de comptage maximum ≈ 1 MHz / voie  Distance minimum entre trigger ≈ 50 ns ASIC SNATS (SuperNemo Absolute Time Stamper) 3

4 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 1.Contexte 4 "Cœur" de SNATS Readout DNL = ± 0.26 LSB INL = ± 0.78 LSB σ (t, SNATS)max = 0,4 LSB (78 ps) Dynamique = 48 bits @ 160 MHz Taux de comptage max ≈ 150 kHz   SNATS

5 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 2.Architecture 5 "Cœur" de SNATS modifié Nouveau readout

6 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 3.Principales caractéristiques Technologie: 0.35µm CMOS AustriaMicroSystem 16 voies indépendantes Pas de quantification ≈ 195 ps (DLL 32 cellules) Dynamique = 48 bits @ 160 MHz (compteur GRAY) Temps mort individuel d’une voie ≈ 25 ns FIFO : 8 mots de 32 bits par voie Bus de sortie : 16 bits @ 80 MHz Taille de la donnée sélectionnable : 1, 2, 3 ou 4 mots 16 bits Slow-Control: esclave SPI Simplicité de mise en œuvre 6

7 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 4.Simulation Pour le dimensionnement de la FIFO : Utilisation d’une distribution exponentielle de la distance entre 2 hits centrée sur 1 MHz. Résultats : FIFO 8 x 32 bits Taux moyen d’acceptation des hits < 98% pour 1 mot de 16 bits < 97% pour 2 mots de 16 bits < 95% pour 3 mots de 16 bits < 93% pour 4 mots de 16 bits 7

8 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 4.Simulation post layout 8 Remarque : partie numérique réalisée avec :  RTL Compiler 9.1 (Global synthesis)  SOC Encounter 8.1 (RTL-to-GDSII System, Place & Route Tool)  NC-Verilog 8.2 (Digital simulations) Simulation post layout sous IC5141 avec AMS

9 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 5.Layout d’un bloc 2 voies ( partie mesure de temps) 9 DLL Channel logic Counter logic Data readout bus Counter logic Data readout bus Hit CLK Data to FIFO 32 1860 µm 440 µm

10 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 5.Layout d’un bloc 2 voies (partie mémorisation : 8 mots de 32 bits) 10 120µm 1000µm 32 En Fifo1 En Fifo2 16 W0W1 W7 W0W1 W7 B Cellule mémoire élémentaire Write pulse min width: 500 ps Read pulse min width : 1ns Rd to output : ~ 3 ns Set up and Hold time : ~ 200 ps

11 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 5.Layout d’un bloc 2 voies (complet) 11 3300µm 440µm Mesure du tempsMémorisation : derandomizer FIFO Contrôle FIFO (591 µm x 50 µm) Gestion interface (131 µm x 50 µm)

12 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 5.Layout des autres blocs (compteurs et slow control) 12 1950µm 246µm Compteur GRAY 48 bits (780 µm x 100 µm) Détecteur d’erreur Bloc 2 compteurs (mesure grossière du temps) Esclave SPI 1083µm 260µm

13 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 5.Layout des autres blocs (bloc multiplexeur et machine d’état principale) 13 253µm 236µm Bloc multiplexeur 723µm 1252µm Machine d’état principale

14 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 5.Layout global 14 Dimensions: 4950 µm x 4726 µm Surface: 23,4 mm² Soumission: Novembre 2011 8 DLLs Global state machine 16 Discriminators SPI slave 16 FIFOs 2 Counters@160MHz 16 counter Registers Mutliplexer 4/8 mA buffers

15 L. LETERRIER – leterrier@lpccaen.in2p3.fr SCATS 6.Conclusion ASIC 16 voies indépendantes Résolution temporelle ≤ 100 ps rms Dynamique de comptage sélectionnable Forts taux de comptage : 1 MHz (distribution exponentielle) Complétement simulé sous AMS (simulation mixe) Enscapsulé en boitier 120 CQFP Début caractérisation en juin 2012 Futur (2013):  Discrimateur low walk en entrée  Triple voting (Single Event Upset)  … 15