Journées VLSI 2010 Activité PCB IPNL VLSI 2010 W. TROMEUR.

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1 Journées VLSI 2010 Activité PCB IPNL VLSI 2010 W. TROMEUR

2 Activité PCB IPNL Rappel sur la méthodologie Technologie du PCB
PCB ILC PCB EBCMOS VLSI 2010 W. TROMEUR

3 Conception hiérarchique
Qu’est ce qu’une conception hiérarchique schématique ? Schéma constitué de blocs contenant un schéma électrique d’une fonction Un bloc peut contenir plusieurs blocs (structure descendante) Pourquoi une conception hiérarchique au niveau schématique ? Réalisation de designs complexes à plusieurs milliers de composants Lisibilité du schéma par l’ingénieur Facilité de vérification Réutilisation des blocs créés Prédéfinition du placement semi automatique des composants pour le routage (ROOM) Facilité/rapidité de débug VLSI 2010 W. TROMEUR

4 Technologie PCB Muticouches simple
Construction PCB 6 couches simple TOP Simple face N-1 Double faces N-2 Diélectrique N-3 Double faces N-4 BOTTOM Simple face Through via Double faces = cuivre 35µm + diélectrique + cuivre 35µm Simple face = cuivre 17µm + diélectrique VLSI 2010 W. TROMEUR

5 Technologie PCB Muticouches « borgne »
Construction PCB 6 couches avec via borgnes Buried via TOP Simple face N-1 Double faces N-2 Diélectrique N-3 Double faces N-4 BOTTOM Simple face Through via Buried via Buried via : via laser percage 100µm / collerette 350µm VLSI 2010 W. TROMEUR

6 Technologie PCB Muticouches bloc enterré
Construction PCB 6 couches avec bloc enterré Buried via TOP Simple face N-1 Double faces N-2 Diélectrique N-3 Double faces N-4 BOTTOM Simple face Through via Buried via Blind via VLSI 2010 W. TROMEUR

7 Technologie PCB Muticouches blocs enterrés
Construction PCB 10 couches avec 2 blocs enterrés Blind via Buried via TOP Simple face N-1 Double faces N-2 Diélectrique N-3 Double faces N-4 Diélectrique N-5 Double faces N-6 Diélectrique N-7 Double faces N-8 BOTTOM Simple face Blind via Through via Buried via VLSI 2010 W. TROMEUR

8 Technologie PCB Muticouches
A noter : Existe d’autres structure de construction de PCB (empilement de vias) mais fiabilité/rendement /prix est mauvais Intérêts / obligations Implémentation de composants (FPGA 1500 pins et + ) Augmentation/complexification des connections inter composants Augmentation du nombre de tensions d’alimentations Implémentation en miroir de composants sur TOP et BOTTOM Intégration / miniaturisation Précautions : Epaisseur de la carte dépend du nombre de couches et du contrôle d’impédance Contrôle d’impédance est à réaliser prioritairement dans les couches internes (maitrise de l’épaisseur du diélectrique sur les doubles face) Diamètre minimum des vias (perçage et collerette) varie avec l’épaisseur du PCB Frais d’outillage et PCB plus cher Discuter avec l’industriel de PCB VLSI 2010 W. TROMEUR

9 ILC ASU v2 Electronique de lecture PCB Pad +++ Gaz verre ionisation
Cahier des charges Réalisation d’un détecteur de TYPE RPC sur un PCB Mesure des charges par effet capacitif via des pads de 1 cm² Intégration de l’électronique de lecture au dos des pads Utilisation de l’asic hardroc 2 64 voies (LAL) Réalisation de 1m3 Epaisseur minimale Réalisation 1/6m² PCB 500*330mm interconnectable Implémentation de 24 hardrocs 2 (1536 pads) Electronique de lecture PCB Pad +++ Gaz verre ionisation VLSI 2010 W. TROMEUR

10 ILC ASU v2 Cellule à base hardroc 2 avec 64 pads
Structure schématique et un layout réutilsable/duplicable Gain de temps important Facilité des modifications schématiques Pas d’erreurs de recopiage Layout identique VLSI 2010 W. TROMEUR

11 ILC ASU v2 Au niveau layout (Allegro) Définition des contraintes
Routage du PCB de base Création d’un module Anticipation pour le PCB final Même classe de fabrication Même nombre/noms/ordre des couches internes Même définition des vias VLSI 2010 W. TROMEUR

12 ILC ASU v2 Implémentation de la cellule de base (concept HDL)
VLSI 2010 W. TROMEUR

13 ILC ASU v2 VLSI 2010 W. TROMEUR

14 ILC ASU v2 Structure 8 couches vias borgnes/bloc enterré
Epaisseur 1.2 mm Taille 500mm*330mm Contrôle impédance 100 ohms différentielle Aucuns composants sur bottom Interconnexion de 2 PCBs Trous fixations fraisés TOP N-1 N-2 N-3 N-4 N-5 N-6 BOTTOM Problèmes spécifiques : Flèche (taille/épaisseur) Process de soudure des composants (taille) Interconnexion des PCBs Debug Résistivité des pistes Temps de propagation des signaux VLSI 2010 W. TROMEUR

15 PCB 10GB_CX4 (EBCMOS) PROJET EBCMOS
Détection ultra-rapide et précise (micrométrique) de très faibles flux de photons (imageurs électro-bombardés à substrat de CMOS amincis (EBCMOS)). Application d’imagerie optique par fluorescence en biologie. sensibilité à 1 photon/pixel (méthode de comptage de photons) vitesse de prise d’images excédant les 1000 images par seconde résolution  spatiale de quelques microns VLSI 2010 W. TROMEUR

16 PCB 10GB_CX4 DDR2 256MB 533Mhz Clocks Carte mère FPGA STRATIX II
10GB ethernet POWER DDR2 256MB 533Mhz Configuration VLSI 2010 W. TROMEUR

17 EBCMOS 10GB_CX4 Structure 16 couches vias borgnes/bloc enterré TOP
Epaisseur 2 mm Taille 170mm*120mm FPGA STRATIX II 1508 pins DDR2 533 MHz au pas de 0.8mm (4 modules, montage en miroir) Contrôle d’impédance 100 ohms différentielle (4 couches internes) Contrôle du temps de propagation : Liens différentiels Signaux DDR2 (20ps) Distribution des horloges TOP N-1 N-2 N-3 N-4 N-5 N-6 N-7 N-8 N-9 N-10 N-11 N-12 N-13 N-14 BOTTOM VLSI 2010 W. TROMEUR