Les développements pour upgrades LHC

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1 Les développements pour upgrades LHC
Nicolas Pillet pour le pole MicRhAu

2 ATLAS upgrade : Fatalic LHCb upgrade : Pacific
Sommaire Introduction CMS upgrade : Cic Alice upgrade : Feeric ATLAS upgrade : Fatalic LHCb upgrade : Pacific

3 Introduction Le LHC a prévu d’augmenter sa luminosité en effectuant plusieurs mises à jour du collisionneur à partir de 2014 et ce jusqu’en 2023 Toutes les expériences auront besoin d’effectuer des mises à jours afin de s’adapter à la nouvelle luminosité et aux nouvelles fréquences de fonctionnement des trigger/DAQ Le pole MicRhAu est présent sur les upgrades des quatre expériences principales du LHC : CMS : tracker : circuit CIC ALICE : Muon identifier : circuit FEERIC ATLAS : Calorimètre à Tuiles : circuit FATALIC LHCb : tracker à fibre scintillante : circuit PACIFIC

4 Silicon Strip Pt-module pour le Trigger (L1)
CMS tracker: CIC Silicon Strip Pt-module pour le Trigger (L1) CIC 2Strip sensors Pixel +Strip sensors CIC - 2S modules ~ 92cm2 active area for r > 60 cm (8 circuits de lecture) - PS modules ~44 cm2 active area for r < 60cm (8 circuits de lecture) La sélection par l’offset et par la taille des clusters sur 2 senseurs connectés à un même ASIC de front end (Pt-module) permet de rejeter les traces de bas Pt, réduisant ainsi la bande passante des données à envoyer pour la génération du trigger.

5 CMS tracker : CIC Le rôle du concentrateur est de collecter les données Trigger pour la génération du trigger L1 et les données L1 provenant de 8 chips de front-end, et de les transmettre au GBT. Le traitement de ces deux types de données est réalisé de manière indépendante. Deux parties principales fonctionnent en parallèle: l’une gère les données trigger (trigger data), l’autre traite les données L1 (L1 data). Les données sont ensuite formatées de manière à être envoyées au GBT Stub: trace

6 CMS tracker : CIC CIC doit être capable de traiter deux formats de données différents La définition du format des données d’entrée / sortie du concentrateur est à présent figée, ce format est décrit dans le document « I/O data formats for the Concentrator Integrated Circuit ». Le pole MICRHAU a réalisé un modèle verilog du concentrateur qui est à présent utilisé pour valider l’ensemble des réalisations de ce projet (MPA, CBC et CIC). Les spécifications techniques du concentrateur sont décrites dans le doc : « CIC1 technical specification », Circuit développé en technologie TSMC 65nm, et d’une surface estimée de 4.5mm x 3.5mm. Le prototype sera réalisé sans boitier mais avec des billes C4. Planning : le 1er prototype a pris un an de retard (fonderie fin 2016) Plusieurs IP block ne sont toujours pas disponibles (ils sont dessinés par d’autres équipes de la collaboration: phase aligner, driver / receiver lvds…) Design kit installé seulement en aout 2015 (NDA signé en juin 2015…) CBC: CMS Binary Chip MPA: micro pixel Asic

7 ALICE Muon Identifier : FEERIC
Projet démarré en 2012 Mise à niveau de l’électronique des chambres RPC à muons Projet développé en collaboration avec l’INFN Turin Le but est d’effectuer un marquage en temps (fenêtre de 25ns) 3 éléments principaux: Amplificateur à trans-impedance avec système anti saturation Discriminateur de type zero crossing pour la réduction du time walk Une fonction one-shot et un étage de sortie LVDS CBC: CMS Binary Chip MPA: micro pixel Asic

8 ALICE Muon Identifier : FEERIC
Time walk inferieur à 2 ns sur la gamme de mesures (20fC – 3pC) Jitter inferieur à 350 ps sur la gamme de charge (20fC – 3pC) La dispersion entre voies et entre ASIC est très satisfaisante sur la présérie Technologie 0,35 µm CMOS Nombre de voie par ASIC 8 Polarité Gamme dynamique 20 fC – 3 pC Bruit (rms) < 2 fC Puissance <100 mW/ch One-shot Oui (100ns) Jitter (rms) < 1 ns for Q > 100 fC Time walk < 2 ns for Q > 100 fC Gain 1 mV/fC Format de sortie LVDS ns) CBC: CMS Binary Chip MPA: micro pixel Asic Evolution du jitter et du walk en injection directe

9 ALICE Muon Identifier : FEERIC
Une RPC est équipée de 39 cartes FEERIC sur l’expérience depuis février 2015 EDR en mai 2015 PRR en avril 2016 Production lancée et reçue au printemps 2016 (5200 circuits) 180 circuits testés à ce jour avec un rendement de 100% ! CBC: CMS Binary Chip MPA: micro pixel Asic

10 ATLAS TileCal : FATALIC
Remplacer l’électronique discrète existante par un circuit ayant les fonctions suivantes: Amplification Mise en forme Conversion (ADC) Tile barrel Tile extended barrel Trois solutions concurrentes sont proposées: Electroniques discrètes: Chicago ASIC QIE: Argone ASIC FATALIC: MicRhAu

11 ATLAS TileCal : FATALIC
Historique: Mai 2010: FATALIC1 Nov. 2010: FATALIC2 Nov. 2011: FATALIC3 Aout 2012: TACTIC Mai 2014: FATALIC4 Technologie GF 130 nm CMOS Nombre de voies par ASIC 1 Gamme dynamique (3 gains) 25 fC – 1,2 nC Bruit (rms) < 12 fC Résolution en sortie 12 bits FATALIC4 FATALIC2-3 TACTIC FATALIC1

12 ATLAS TileCal : FATALIC
Mesure pour la chaine complète Gain h Gain m Gain b Dynamique 17,5 pC 140 pC 1200 pC Linéarité ± 0,25 % ± 0,5 % Bruit (rms) 8 fC ADC pipeline 12b: INL: ± 1 LSB Bruit: 0,85 LSB Consommation: 48 mW Conclusion: Le circuit répond au cahier des charges de l’expérience et présente de solides arguments face à sa concurrence (bruit, consommation, intégration) Perspective: Le circuit doit maintenant être comparé aux autres solutions: Campagne de test en faisceau sur un démonstrateur est prévue au CERN à l’automne. Nouvelle fonction à l’étude: intégration pour la calibration et le monitoring faisceau CBC: CMS Binary Chip MPA: micro pixel Asic

13 LHCb tracker : PACIFIC

14 LHCb tracker : PACIFIC Le projet PACIFIC a pour objectif de créer un ASIC regroupant l’intégralité de l’électronique de lecture des trackers à SiPM de LHCb. Collaboration entre les universités de Barcelone, de Valence, de Heidelberg et le pôle MicRhAu. Le pôle a entre autre la responsabilité de l’intégration complète du circuit 64 voies

15 LHCb tracker : PACIFIC Technologie IBM 130nm CMOS TSMC 130nm Nombre de voies total du détecteur Nombre de voies par puce 64 Consommation par voie < 10mW Gamme dynamique d’entrée 1 à 21 photo-électrons Résolution ADC 2 bits non 40MHz Rapport signal/bruit ≥ 10 Pacific_1 (2013): Voie analogique Bloc de test Pacific_2 (2014): 8 voies complètes Blocs communs Pacific_3 (2015): 64 voie complètes Blocs communs Préparation du prototype final pour Juin 2016 en TSMC 130nm EDR de l’électronique + fin Avril 2016 Test en faisceau du système complet automne 2016

16 Résumé Le pole sera présent sur au moins 3 des 4 grandes expériences du LHC CIC (TSMC 65 nm): Model verilog terminé et validé Soumission prévue en septembre FEERIC (AMS 0,35 µm): Production terminée Test de la production au CERN à partir début de l’été FATALIC (GF 130 nm): Dernier prototype à tester sur le démonstrateur à l’automne Nouvelle fonction à l’étude TDR prévu fin 2017 PACIFIC (TSMC 130 nm): Dernier prototype soumis en Juin 2016 Test en faisceau à l’automne Production prévue mi-2017