Plan Évolution Système On Chip Difficultés de la testabilité des SOCs

Présentation au sujet: "Plan Évolution Système On Chip Difficultés de la testabilité des SOCs"— Transcription de la présentation:

0 Fatma Tiza ; Youssef Bennis
ELE6306 : Test de systèmes électroniques Projet de cours Mécanisme d’Accès aux Tests des Systèmes On Chip Fatma Tiza ; Youssef Bennis Professeur : A. Khouas Département de génie électrique École Polytechnique de Montréal

1 Plan Évolution Système On Chip Difficultés de la testabilité des SOCs
Comment résoudre le Probléme? Architecture P1500 Mécanisme d’Accès aux Tests-Limitation États de l’art des Architectures des TAMS Optimisations –Modèles Mathématiques des TAMS Exemples des cas Étudiés Conclusion Questions et suggestions

2 EVOLUTION 1800 : DECOUVERTE DE L’ÉLECTRICITÉ
1905 : INVENTION DE LA DIODE 1954 : INVENTION DU TRANSISTOR 1959 : PREMIERS CIRCUITS INTEGRES Années 80 : AVENEMENT DE L’INFORMATIQUE PERSONNELLE COURSE VERS LA MINIATURISATION CREATION DES « SYSTEM ON CHIP »

3 SYSTEM ON CHIP

4 DIFFICULTE DE LA TESTABILITE DES SoC
Accessibilité aux cœurs Temps de test du système Puissance dissipée au cours du test Partage des ressources de test

5 COMMENT RESOUDRE LE PROBLEME ??
NORME IEEE P1500

6 ARCHITECTURE P1500 

7 MECANISME D’ACCES AUX TESTS- LIMITATION
Defintion d’un wrapper: Interface entre le cœur (entrées\sorties) et le TAM Defintion d’un TAM : Permet le transfert les données de test au niveau système Il existe deux types de TAM TAM qui réutilisent les ressources fonctionnelles TAM correspondant au rajout du matériel Mots clés : Wrapper ,TAM

8 ETAT DE L’ART DES ARCHITECTURES DES TAMs
La norme P1500 n’est pas restrictif au choix de conception et de réalisations des TAMs Les concepteurs doivent respecter impérativement les concepts de la norme P1500 et les contraintes Temps de test Surface additionnelle Contrôle complexe du TAM Coût du bus additionnel Mots clés : Temps,surface , coût

9 ETAT DE L’ART DES ARCHITECTURES DES TAMs(suite)
Il existe trois types d’architectures ? Architecture multiplexée ? Architecture daisy-chained ? Architecture distribuée De ces architectures sont nés : ? Test Bus =multiplexe+distribué ? Test Rail =daisy-chained+distribué Mots clés : Multiplexée,daisy-chained, distribuée

10 ETAT DE L’ART DES ARCHITECTURES DES TAMs(suite)

11 ? Coeurs transparents OPTIMISATION –MODELES MATHEMATIQUES DES TAMs
Temps de test surface additionnelle compromis du systemier pour l’optimisation Plusieurs solutions ont été proposées dans la littérature pour le problème d’optimisation ? Coeurs transparents ? Accès multiple ? Architecture de bus basé sur le concept Test Rail ? Macros tests

12 OPTIMISATION –MODELES MATHEMATIQUES DES TAMs(suite)
Notre approche se fait par un ILP,car le problème d’optimisation est un NP-complet ILP= Programmation Linéaire Entière Trois cas d’études ont été fait: ? Assignement des cœurs aux bus de test ? Minimisation de la largeur du bus ? Subdivision du bus

13 OPTIMISATION –MODELES MATHEMATIQUES DES TAMs(suite)
Modèle Mathématique de l’ILP avec i variant de 1 a Nc (Nc nombre de cœurs dans le SOC) i =max(entrées,sorties) du cœur i Wj:largeur du bus J pour lequel le cœur i lui est assigné

14 EXEMPLES DES CAS ETUDIÉS
L’étude a été faite sur le SOC suivant : Sept circuits combinatoires et trois circuits séquentiels

15 EXEMPLES DES CAS ETUDIÉS(suite)
Cas 1 :Optimisation d’assignement optimal des cœurs au bus largeur W est fixe ,le temps de test est optimisé par ILP Dans cette résolution ,on a optimisé le temps de test du système ,avec la largeur fixée Il y a deux bus w1,w2

16 EXEMPLES DES CAS ETUDIÉS(suite)
Cas 2 :Optimisation de la largeur du bus Le temps de test est fixé,on cherche a optimiser la largeur des bus pour l’assignement aux cœurs Dans cette résolution ,on a optimise la largeur du bus et le temps de test est fixe par calcul (ILP) Il y a deux bus W1,W2

17 EXEMPLES DES CAS ETUDIÉS(suite)
? Le compromis est au concepteur système de faire le choix la largeur du bus et le temps de test ? Si W=48 ,pour les trois assignemnts suivants,et les différents W1 et W2 on a :

18 EXEMPLES DES CAS ETUDIÉS(suite)

19 EXEMPLES DES CAS ETUDIÉS(suite)
Cas 3 :Optimisation de la subdivision du bus test largeur W est fixe ,le temps de test est optimisé par ILP (a,b)correspond a la subdivision de w2

20 EXEMPLES DES CAS ETUDIÉS(suite)
Comparaison entre la subdivision et la non subdivision La subdivision optimale diminue le temps de test du SOC

21 EXEMPLES DES CAS ETUDIÉS(suite)
Représentation de la subdivision du SOC sur w1

22 CONCLUSION La standardisation est nécessaire pour pallier a tout les problèmes causés par le test Les solutions a apporter doivent être flexibles Les solutions doivent répondre à la norme P1500 Il ne faut pas omettre la dissipation de puissance causée par le test Pourquoi ne pas trouver un logiciel ,ou le test d’un SOC sera une option?

23 QUESTIONS ET SUGGESTIONS?