transistor à quatre grilles (G4-FET): influence du dopage de canal

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1 transistor à quatre grilles (G4-FET): influence du dopage de canal
K. Akarvardar, F. Allibert, S. Cristoloveanu & T. Higashino B. Dufrene et B. J. Blalock M. M. Mojarradi

2 Sommaire Structure Fonctionnement Simulations Mesures électriques
Conclusion FTFC 2003 Kerem Akarvardar – 2

3 Structure - 1 BOX n+ D p+ JG2 JG1 Si G2 Si-Poly G1 n+ S canal n
La structure est exactement la même qu’un SOI p-MOSFET -à inversion- partiellement désérté avec deux prises de body La grille avant (G1), la grille arrière (G2) et les deux jonctions p+/n (JG1 et JG2) constituent les quatres grilles du G4-FET n+ D p+ JG2 JG1 Si G2 Si-Poly G1 BOX n+ S canal n G4 -FET à canal n FTFC 2003 Kerem Akarvardar – 3

4 Structure - 2 p+ p+ S JG1 poly poly ID D G1 S G ID n+ n+ n+ n+ p+ JG2
PMOS, vue de dessus N-G4 FET, vue de dessus p+ p+ S JG1 poly poly ID D G1 S BODY BODY G ID n+ n n+ n+ n+ p+ JG2 p+ D Seule la définition des terminaux change Les prises de body du PMOS deviennent la source et le drain du N-G4 FET La source et le drain du PMOS deviennent les grilles JG1 et JG2 du N-G4 FET FTFC 2003 Kerem Akarvardar – 4

5 Fonctionnement Le G4-FET est la combinaison d’un JFET et d’un MOSFET à accumulation partageant le même body PD Le courant est conduit par des porteurs majoritaires et sa direction est perpendiculaire à celle du courant du MOSFET ordinaire à inversion 3 composants éventuels de courant (le courant volumique, le courant d’accumulation à l’interface avant et arrière) sont contrôlés par les 4 grilles N-G4 FET, vue en coupe VG2 POLY p+ VG1 VJG1 VJG2 ID n JFET MOSFET à ACCUMULATION + = G4-FET FTFC 2003 Kerem Akarvardar – 5

6 Simulations - 1 1e17 5e16 VJG = -1V Profil de concentration d’électrons (cm-3): les interfaces avant et arrière sont désertées VG1 = -1V POLY 0.35µm p+ p+ ND (cm-3) tSi tSi 1e17 W 5e16 VG2 = -25V zone désertée zone ~neutre 150nm FTFC 2003 Kerem Akarvardar – 6

7 l’interface arrière désertée
Simulations - 2 Profil de concentration d’électrons (cm-3): l’interface avant en accumulation, l’interface arrière désertée zone désertée zone neutre zone en accumulation 6e17 -20V -1V 1V 4e17 2e17 tSi FTFC 2003 Kerem Akarvardar – 7

8 Profils de concentration d’électrons (cm-3)
Simulations - 3 zone désertée zone neutre zone en accumulation Profils de concentration d’électrons (cm-3) -1V -20V -20V -1V 1V 12.5V -1V -0.5V -1V 1V 12.5V FTFC 2003 Kerem Akarvardar – 8

9 } Mesures Electriques - 1 Courant d’accumulation à l’interface arrière
W=0.35µm x 20 L=3.4µm Caractéristiques de Sortie VJG=0V VG1=1V VG2=10V Courant d’accumulation à l’interface arrière VJG=0V VG1=1V VG2=0V ID (A) Courant d’accumulation à l’interface avant } VJG=0V, VG1=0V, VG2=0V Courant volumique VJG=-0.4V, VG1=0V, VG2=0V VJG=-1.6V, VG1=0V, VG2=0V VDS (V) FTFC 2003 Kerem Akarvardar – 9

10 } Mesures Electriques - 2 68mV/dec
Caractéristiques de Transfert : ID = f(VJG,VG1) échelle logarithmique échelle linéaire VJG (V) ID (A) VG1=0.99V 0.66 -3.3 } modulation par élargissement de la zone désertée de l’interface avant modulation par accumulation à l’interface avant VJG (V) ID (A) VG1=0.99V 0.66V 0V -3.3V 68mV/dec VG2 = 0V VDS = 50mV FTFC 2003 Kerem Akarvardar – 10

11 } } Mesures Electriques - 3 73mV/dec + courant volumique
Caractéristiques de Transfert : ID = f(VG1, VJG) échelle logarithmique échelle linéaire } courant d’accumulation + courant volumique VJG =0V VG2 = 0V VDS = 50mV -0.8V } courant d’accumulation ID (A) -2.4V -4V ID (A) -4V VJG =0V -0.8V -2.4V 73mV/dec VG1 (V) VG1 (V) FTFC 2003 Kerem Akarvardar – 11

12 Mesures Electriques - 4  couplage entre l’interface arrière et avant
Caractéristiques de Transfert: ID = f(VG1, VG2) accumulation à l’interface avant et arrière canal totalement pincé par les grilles à jonction  couplage entre l’interface arrière et avant  comportement FD du body PD accumulation à l’interface avant ID (A) VJG = -2V VDS = 50mV VG2=16V 12V 0V -32V VG1 (V) FTFC 2003 Kerem Akarvardar – 12

13 Mesures Electriques - 5 La Transconductance gm (µS) ID (µA) VG1 (V)
VDS=50mV ID (µA) VG1 (V) 25 50 5 10 VJG (V) 6 4 2 8 12 VG2 (V) 0.2 0.4 24 12 VG2=0V VJG=0V VG1=0.99V VG2=0V VG1=0.99V VJG=-1V int. avant int. arrière volume volume int. avant volume int. avant multiples bosses issues de différents mécanismes de conduction FTFC 2003 Kerem Akarvardar – 13

14 Conclusion Les mécanismes de conduction d’un nouveau dispositif SOI sont mis en évidence par des simulations et par des mesures électriques C’est un dispositif pouvant éventuellement faciliter la réalisation des fonctions logiques grâce à ses multiples entrées Les différentes caractéristiques de transconductance coexistantes rendent le G4-FET intéressant pour la réalisation des fonctions analogiques Les circuits mixtes G4-FET/ MOSFET sont technologiquement aussi bien réalisables que les circuits “full G4-FET” Puisque la technologie du G4-FET et celle du MOSFET sont exactement les mêmes, le G4-FET peut aisément remplacer le MOSFET pour certaines applications si on arrive à démontrer ses avantages FTFC 2003 Kerem Akarvardar – 14