Le point sur notre participation à l’ETD (Electronique, Trigger, DAQ)

Présentation au sujet: "Le point sur notre participation à l’ETD (Electronique, Trigger, DAQ)"— Transcription de la présentation:

1 Le point sur notre participation à l’ETD (Electronique, Trigger, DAQ)
D. Breton D. Breton – Meeting LAL – Janvier 2011

2 Architecture globale de l’électronique
D. Breton – Meeting LAL – Janvier 2011

3 Notre charge dans l’ETD : FCTS
C’est le chef d’orchestre de l’expérience On vise un châssis ATCA dont on n’utilise que la mécanique, les alims et le backplane A concevoir : 3 cartes (contrôleur, FCTM, FCTS switch) Les liens série haut débit de nos collègues de Naples seront montés sur ces cartes A ce jour, charge complète. Probablement jusqu’au TDR. Responsable : Daniel D. Breton – Meeting LAL – Janvier 2011

4 Architecture globale de l’électronique
D. Breton – Meeting LAL – Janvier 2011

5 D. Breton – Meeting LAL – Janvier 2011
Architecture du FCTS D. Breton – Meeting LAL – Janvier 2011

6 D. Breton – Meeting LAL – Janvier 2011
Architecture du FCTM D. Breton – Meeting LAL – Janvier 2011

7 D. Breton – Meeting LAL – Janvier 2011
Slot 0 & backplane ATCA D. Breton – Meeting LAL – Janvier 2011

8 Implémentation du FCTS
D. Breton – Meeting LAL – Janvier 2011

9 Prototypage du FCTM sur kit ALTERA
Copper gigabit link I/O mezzanine Trigger link FE link Rom link Clk Optical mezzanine D. Breton – Meeting LAL – Janvier 2011

10 Notre charge dans l’ETD : Common Front-End Electronics
Surtout de la définition et des simulations pour vérifier la fonctionnalité du système dans la partie front-end (gestion des latency buffers, des derandomizers, du pile-up, le tout en mode synchrone … ) Partie critique de l’architecture, car il faut faire comprendre et accepter ces éléments par les designers des sous-détecteurs (parfois de haute lutte … ) Débouchera peut-être sur des blocs de firmware à distribuer aux sous-détecteurs Sera utilisé de toutes façons sur le PID (barrel et forward) Responsable : Jihane D. Breton – Meeting LAL – Janvier 2011

11 Architecture globale de l’électronique
D. Breton – Meeting LAL – Janvier 2011

12 Common front-end electronics
D. Breton – Meeting LAL – Janvier 2011

13 Simulation of synchronous model
The FCTS sends a L1 trigger command optionally associated with a value corresponding to a time window. The FEE sends to the DAQ (ROM) the data contained inside a readout window, embedded in a frame including status, trigger tag and time, and length of data field. Trigger is defined by three parameters: - The latency: L (fixed in the FEE) - The readout window: W (fixed in the FEE and sub-detector dependent) - The time distance between triggers: D (measured in the FEE) Constraints : - No dead time in data processing - Triggers with overlapping windows D. Breton – Meeting LAL – Janvier 2011

14 D. Breton – Meeting LAL – Janvier 2011
Parameter Definition t0 L1 Trigger #0 Data to keep Data to dump L W Time M Baseline: latency pipeline always provides the oldest relevant data L: fixed latency W: window containing the relevant data for trigger #0 M: data sent to ROM D. Breton – Meeting LAL – Janvier 2011

15 D. Breton – Meeting LAL – Janvier 2011
Synchronous Model with a fixed readout window L : Latency W : Window D : Distance between triggers M : data sent to ROM Case 1 : D ≥ W Trigger #0 Trigger #1 D Non overlapping latencies with 2 different windows (green): no problem M1 = W L D ≥ W W W M0 M1 Trigger #0 Trigger #1 Overlapping latency trigger with overlapping windows: trickier … The window W1 is then shortened! M1 = W – (W – D)= D Case 2 : D < W D W M0 W M1 D. Breton – Meeting LAL – Janvier 2011

16 Synchronous Model : Dealing with Overlapping
Case 1 : Dn ≥ W : Mn = W Case 2 : Dn < W : Mn = Dn Mn : amount of data to send to ROM for trigger #n Trigger input Counter Dn Dn ≥ W? Clock 56 MHz W Fifo “M” !empty M U X Mn FSM W end W enable Mn Registers Counter L L Start_flag, Mn Rd Clk to serializer Wr Clk Wr_en Latency Pipeline Data output Data input EVT_BUFFER Fixed Latency => Writing and reading Clock of the latency pipeline must be identical! 7 MHz for Barrel EMC, 14 MHz for Forward EMC, 28 MHz for DCH, 5-10 MHz( ?) for SV T

17 Event Reconstruction (ROM or PC?)
wr_add rd_add Wr_en Rd_en Data from FEE Dataout from RAM RAM Event Data Dataout to serialiser Start_flag rd_add Go_back New_Start_flag Manager mn New_Go_back wn New_mn wr_add New_wn D. Breton – Meeting LAL – Janvier 2011

18 Verilog behavioral simulation results (1)
1- General view 2- single trigger D. Breton – Meeting LAL – Janvier 2011

19 Verilog behavioral simulation results (2)
3- Overlapping case 4- Go back in time case + overlapping windows D. Breton – Meeting LAL – Janvier 2011

20 Verilog behavioral simulation results (3)
5- Overlapping burst D. Breton – Meeting LAL – Janvier 2011

21 Notre charge dans l’ETD : ECS
ECS : charge complète on repart du développement pour LHCb, et des modifications pour l’upgrade où on a introduit l’Ethernet à l’entrée du système On adapte les paramètres à SuperB (ex : fréquence d’horloge) Très peu de R&D. Système presque clef en main. Responsable : Daniel D. Breton – Meeting LAL – Janvier 2011

22 Architecture globale de l’électronique
D. Breton – Meeting LAL – Janvier 2011

23 D. Breton – Meeting LAL – Janvier 2011
SPECS master Version PCI de LHCb D. Breton – Meeting LAL – Janvier 2011

24 D. Breton – Meeting LAL – Janvier 2011
SPECS slave D. Breton – Meeting LAL – Janvier 2011

25 Notre charge dans l’ETD : ROM
ROM : coup de main de Daniel à nos collègues de Bologne Il leur fait profiter de tous ses acquis de BAO-radio en terme de PCI-Express, haut débit de transfert vers carte mère, … Idée : ne pas designer de carte, mais se servir du PC et de cartes PCI-express comme hardware et ne faire que du firmware Utiliser le 10G-Ethernet déjà implémenté dans le PC pour communiquer avec la ferme. D. Breton – Meeting LAL – Janvier 2011

26 Architecture globale de l’électronique
D. Breton – Meeting LAL – Janvier 2011

27 Projet de R&D pour le ROM
D. Breton – Meeting LAL – Janvier 2011

28 ETD : le reste (pour moi) …
L1 Trigger : encore beaucoup de travail pour le définir, le comprendre et le simuler Pas de physicien impliqué pour l’instant !!! Clock, control, trigger and readout links : R&D bien avancé à Naples Elément crucial pour la fiabilité du système Radiation mitigation : il faut sensibiliser la communauté aux problèmes liés aux radiations et à leurs effets sur l’électronique Nous profitons là de notre expérience acquise sur le LHC Nous manquons toujours cruellement d’une carte de radiation dans et autour du détecteur, seul moyen de définir proprement notre réponse en terme de mitigation Power supplies Grounding and shielding … D. Breton – Meeting LAL – Janvier 2011