Les upgrades LHC au pole MicRhAu Nicolas Pillet pour le pole MICRHAU

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1 Les upgrades LHC au pole MicRhAu Nicolas Pillet pour le pole MICRHAU
16/09/2018

2 ATLAS upgrade : Fatalic LHCb upgrade : Pacific
Sommaire Introduction CMS upgrade : Cic ATLAS upgrade : Fatalic LHCb upgrade : Pacific Conclusions et perspectives

3 Introduction Le LHC a prévu d’augmenter sa luminosité en effectuant plusieurs mise à jours du collisionneur à partir de 2014 et ceux jusqu’en 2023 Toutes les expériences auront besoins d’effectuer des mises à jours afin de s’adapter à la nouvelle luminosité et aux nouvelles fréquences de fonctionnement des trigger/DAQ Le pole MicRhAu est présent sur les upgrades des quatre expériences principales du LHC, avec parfois des participations à deux upgrades d’une même expérience : CMS : tracker : ASIC CIC ATLAS : TileCal : ASIC FATALIC ALICE : Trigger à muons : ASIC FEERIC LHCb : tracker à fibre scintillante : ASIC PACIFIC

4 Silicon Strip Pt-module pour le Trigger (L1)
CMS : CIC Silicon Strip Pt-module pour le Trigger (L1) ~ 1-2 mm Δx Senseur top Senseur bottom ~ 0.3 mm Cluster Width 0.1 mm Position offset Pt-module Track stub La sélection par l’offset et par la taille des clusters sur 2 senseurs connectés à un même ASIC de front end (Pt-module) permet de rejeter les traces de bas Pt, réduisant ainsi la bande passante des données à envoyer pour la génération du trigger. Le rôle du concentrateur (CIC) est de collecter les Track stub pour le trigger L1 et les Raw data provenant de 8 chips de front-end, et de les transmettre au GBT.

5 CMS : CIC Le circuit CIC doit être adapté à la lecture de 2 ASICs de front end différents (MPA pour les couches internes du tracker « PS », et CBC pour les couches externes « 2S » 2 modes de fonctionnement différents pour 2 formats de données différents : 2S format PS format

6 CMS : CIC L’ASIC CIC collecte 2 types de données des ASICs de front end, il est configurable pour s’adapter aux modules PS ou aux modules 2S : Les données stubs (Sur les modules PS, une information supplémentaire doit être transmise « la position  z») : Ces stubs sont utilisés pour la génération du trigger. Les données de readout envoyées lors de la réception d’un trigger (ces données sont sparsifiées lorsqu'elles proviennent d’un MPA, et non sparsifiées pour les CBCs). Le travail pour 2014 consiste à proposer un architecture adaptée à la fois au taux de comptage des particules (sur les modules 2S ou PS) et à la bande passante du GBT tout en minimisant les pertes. Un prototype sous forme de FPGA est prévu pour la fin de l’année. Une soumission est envisagé pour 2015 (techno à définir : 65 nm ?)

7 ATLAS : FATALIC

8 ATLAS : FATALIC Remplacer toute l’électronique front-end du détecteur, en intégrant le plus de fonctionnalité à l’intérieur de l’ASIC : Un convoyeur de courant pour traiter le signal issu du PMT 3 voies d’amplification pour couvrir une large dynamique jusqu’à 1200 pC. Une mise en forme optimisée Une conversion à 40 Mé/s pour 12 bits de précision pour chaque canal.

9 ATLAS : FATALIC Mai 2010: FATALIC1  Convoyeur de Courant
TACTIC FATALIC1 Mai 2010: FATALIC1  Convoyeur de Courant Nov. 2010: FATALIC2  Convoyeur de Courant + 3 Shapers Nov. 2011: FATALIC3  Version corrigé de Fatalic2 Aout 2012:TACTIC  ADC 12-bit 40MSps Mai 2014: FATALIC4

10 ATLAS : FATALIC  FATALIC_4 est composé de:
Un coeur analogique (F3 amélioré) 3 ADCs (TACTIC amélioré) Bloc digital (selection de gain) Blocs de test

11 Variation du peaking time
ATLAS : FATALIC Gamme dynamique Erreur de linearité Bruit (rms) Variation du peaking time Grand Gain De 1.4fC à 14 pC < ± 0.1% 0.05% < 1ns Gain Moyen De 14 pC to 140 pC < 0.5ns Faible Gain De 140pC à 1200 pC < ± 1% Peaking time = 25ns FWHM = 43 ns Shaper output signal Shaper output signal

12 ATLAS : FATALIC Shaper output signal

13 ATLAS : FATALIC ADC TACTIC:
Une architecture pipeline “classique” avec 1.5-bits par étage 12 bits de resolution Horloge à 40 MHz Tactic ADC : 1 mm²

14 ATLAS : FATALIC Linéarité limité à  9 bits
Bruit mesuré (rms) = 0.83 LSB Integral Non-Linearity (INL): ± 4 LSB Linéarité limité à  9 bits  limitation du matching des capacités MIM de l’ampli de gain 2.

15 ATLAS : FATALIC Amelioration sur l’ADC: Matching des capacités MIM
Surface doublée Layout amélioré réduction de la consommation Amélioration global du layout  plus compact (-30%)  facteur de forme modifié pour empilement TACTIC FATALIC_4 TACTIC ADC de FATALIC_4 Surface 1 mm2 0.7 mm2 Cons. 61mW 48 mW

16 ATLAS : FATALIC ENOB=10.5 @ 10.625MHz
Evaluation des performances statiques.  rampe lente en entré  évaluation de l’INL +1LSB Extracted view Schematic view -1LSB Evaluation des performances dynamiques  sinusoide en entré  évaluation de l’ENOB MHz

17 ATLAS : FATALIC_4 FATALIC CORE Soumis en mai 2014 en IBM 130nm
2.3mm2 Soumis en mai 2014 en IBM 130nm Test prévu au Cern pour la fin d’année Dernier prototype permettant de comparé les 3 solutions proposées à la collaboration (en concurrence avec université de Chicago et université d’Argone) FATALIC CORE

18 LHCb : PACIFIC

19 LHCb : PACIFIC Ce circuit est développé en collaboration avec les universités de Barcelone, de Valence et de Heidelberg. Le but est de développer un circuit de lecture de SiPM pour le nouveau tracker à fibre scintillante de LHCb Temps de développement très court (installation 2018) Le circuit pacific doit entre autre : Intégrer 128 canaux Posséder 4 fonctions : amplification, mise en forme, intégration, numérisation. Avoir une entré en courant pour la compatibilité avec les SiPM 2 dynamiques d’entrée de 750 fC 7,7 pC, et de 3 pC to 30,8 pC Un pitch de 40 µm pour réduire le budget matériel Test bench

20 LHCb : PACIFIC Une première soumission en Novembre 2013 a permis de tester deux solutions pour le front end analogique: Un shaper lent associé à un ADC rapide (~160 MHz) puis un traitement digital (déconvolution) Un shaper rapide avec deux gated integrator entrelacés puis une numérisation à 40 MHz PACIFIC1 PACIFIC1

21 LHCb : PACIFIC Premiers résultats de test ont permi de valider la chaine analogique (choix de la chaine avec gated integrator).

22 LHCb : PACIFIC Deuxième prototype : numérisation sur 2 bits
Passage à 8 voies Etre le plus  configurable possible au vu des nombreux paramètres non définitif

23 LHCb: PACIFIC

24 LHCb: PACIFIC Pacific_2 soumis le 19 mai en IBM 130nm.
Passage à 68 (ou 128) voies pour fin 2014, ce circuit pourrait devait être le prototype final. Après les récents développements autour du 130nm IBM, soumission de PACIFIC_3 repoussée à début 2015. Migration du design en TSMC 130nm. Ce projet a nécessité l’utilisation d’un outils de design collaboratif intégré à Cadence : SoS

25 LHCb: PACIFIC

26 LHCb: PACIFIC

27 LHCb: PACIFIC

28 LHCb: PACIFIC

29 Perspective sur la micro-electronique
La semaine dernière à TIPP, Mr De Geronimo (responsable µelec à Brookhaven National Laboratory) : Trends in front-end ASICs for particle physics