Bancs DAQ.

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1 Bancs DAQ

2 Summary Omegapix testbench PCI Xilinx SPEC setup Testbench for C3
Radiation test PCI Xilinx SPEC setup Open hardware MLIB Testbench for C3

3 Electronics analogue part tuning for each pixel
Omegapix 3D 4 Pixel detector - Vdet DAC FB 5 Electronics analogue part tuning for each pixel slope [nA] i DAC TOT Fine Spectroscopy amplifier In-test pad DC level [fC] TOT to the memories cells i_inj P Charge preamplifier Coarse v_inj Discriminator 3 V DAC Threshold [fC] Leakage current compensation Référence injection LSB to probe to probe to probe i range i step Ext. Trig («or  gate  ») 3 DAC_FB, i_range, i_step : global DACs per chip i_DAC, v-DAC : local DACs per pixel 3 Slow controls : A constant current discharges the feed-back capacitance (L. Blanquart technics), the current is fixed by 4 bits DAC (DAC_FB) to tune the signal slope. The energy threshold is adjusted by two DACs : The comparator threshold can be changed by adjusting 3-bit coarse DAC called V_DAC and 5-bit DAC is used for a fine tuning of the shaping amplifier baseline value. The reference and the gain of V_DAC are adjusted by two coarse DAC, i_range and i_step. 13/11/2018

4 Omegapix organisation of Final source tests status
(TrigOpt) Chip Pixel + sensor Scintillator trigger (Clk trigger OK, optional ?) Clk write (BCO) Field Programmable Gate Array USB PC USB Wave catcher Clk read (read the pipline) In_altera_1 stop the clock Write detection TTL Digital tier Analogue tier 2D 3D Tezzaron process Global Foundries Sensor Full Leti connection VTT

5 Omegapix organisation of Final source tests status

6 Affichage des TOTs de chaque pixel du détecteur
Pixels: Technologie 130nm 3D Matrices de 24x96 = 2304 Pixels Pitch = 35 μm x 200 μm  ≈ 1,5 μm de coté La lecture/écriture des pixel se fait en série à la façon d’un Registre à Décalage TOT before tuning TOT Value HIM for each pixel on detector 24-96

7 Nouveau Système d’Acquisition
Front End de l’ASIC Conçue au LAL, Fabriquée au CERN Déporte l’ASIC afin de tester la résistance aux radiation sans exposer le système. Carte MLIB Conçue au LAL, Fabriquée au LAL Adaptation des voies: 58 Tranceivers Bidirectionnels DAC: 3,3V  0,9V – 4,8V Standard pour adapter n’importe quel ASIC Connecteur 3x24 pins Xilinx SPEC Développée au CERN FPGA: Spartan VI Xilinx (IO: 3,3V) Liaison PC: PCI Express (4 Gbit/s) Open Hardware Interface PCIe Standard avec Wishbone Le nouveau système se compose de 3 parties: La FRONT-END Validée par le système précédent. La MLIB Conçu par le LAL, permettant d’adapter chaque seuil individuellement de 0,9 à 5V. La SPEC étant une carte fabriquer par Xilinx à la demande du CERN possédant un port FMC pouvant accueillir un carte mezzanine telle que la MLIB et un port PCIe pour communiquer avec le PC. Entre-autre un FPGA plus puissant et la connexion PCIe plus rapide, le But final consiste à créer un système d’acquisition STANDARD permettant d’accueillir n’importe quel ASIC (capteur ou non), la MLIB servant d’intermédiaire pour adapter le niveau des signaux envoyés et reçus depuis l’ASIC, Afin qu’il ne reste qu’a reprogrammer le FPGA en fonction de son utilisation. Liaison FMC 4 Layer Jimmy Jeglot, Sebastien Extier, Christophe Sylvia

8 Vue Globale du Système Partie Propre à l’ASIC
Ma mission fût donc de faire fonctionner toutes les BRIQUES de ce système, comprenant: Le mappage des voies entre le FPGA et la FE. Le pilotage la MLIB afin de commander le DAC adaptant les seuils des voies. L’intégration du Firmware de l’Omégapix précédant adapter au nouveau FPGA gérant le séquencement des triggers et la gestion du registre à décalage (FIFO) l’Adressage des registres permettant la communication PCIe avec le PC (Gennum) à travers un BUS à l’aide de WISHBONE générant le WRAPPER du circuit. Et recevoir/envoyer les données sur le PC à travers l’interface Labview de l’ancien système, en adaptant la communication USB/ETH en PCIe. Partie Propre à l’ASIC

9 Interface PC sous Labview
Création du protocole PCIe (Sélection, Drivers, Communication, Registres) Programmation (par PCIe) du Firmware (.bit) issu d’ISE Xilinx Gestion de la MLIB

10 Simple pci Fmc user Voir lien :

11 Setup Test board C3 pixel Column 65 nm
1 mm JLCC 44 package MEZZA DAUGHTER Test c3 65nm c3 first chip in techno 65nm MEZZA MOTHER V2 Cyclone 3 connecteur Carte mère USB Internet rj45 Mowafak Cyclone 4 C 3 connecteur Carte fille 1.2V DB 37 différentiel 3.3V Buffer LVDS EP4CE15 F23

12 Tests irradiation for C3
Présence faisceau Mowafak (Mowafak) C 3 connecteur Translateur TTL Driver LVDS C 3 1.2V Cyclone 4 484 pins ~1.8 m 3.3V Carte irradiée Buffer LVDS 3,3V DB 37 différentiel 5V Carte fille Carte mère Translateur TTL Driver LVDS Alim ~20 m Zone surveillée (control room) Zone contrôlée

13 Tests asic Column 65 nm =>SRIN / SROUT cell 1

14 =>SRIN / SROUT cell 114

15 Omegapix2 with detector