Interpolateur de temps à 50ps de pas de quantification

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1 Interpolateur de temps à 50ps de pas de quantification
Ecole Microélectronique, building blocks 0.35mm, La Londe les Maures 2009 R&D Mesure de temps Interpolateur de temps à 50ps de pas de quantification Ph.VALLERAND – L.LETERRIER Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

2 Objectif Développer une architecture à 50ps de pas de quantification :
à base d’une DLL (Delay Locked Loop) technologie AMS CMOS 0.35mm système asservi faible consommation faible encombrement limite technologique pas de quantification ~ 200ps Architecture à base d’une D.L.L « multi-échantillonnée » Principe : mémoriser l’état d’une DLL à différents instants Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

3 ligne à retard passive : et difficile à calibrer
Principe de l’interpolateur Principe du « multi-échantillonnage » exemple : une DLL à 200ps de LSB, échantillonnée 4 fois toutes les 50ps Inconvénient ligne à retard passive : complexe et difficile à calibrer Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

4 Principe de l’interpolateur
Principe du « multi-échantillonnage 50ps » transposable en « multi-échantillonnage 250ps »  Avantage délai de 250ps réalisable avec des cellules à retard système asservi possible Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

5 Avantage : pas de calibration Inconvénient : très sensible à la DNL
Architecture de l’interpolateur Interpolateur à base d’une DLL et d’une ligne à retard “multi-hits” controlée par une seconde DLL Avantage : pas de calibration Inconvénient : très sensible à la DNL de la DLL32 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

6 Interpolateur 50ps : la D.L.L à 32 cellules
La cellule à retard : 2 inverseurs dégénérés sur le NMOS Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

7 Interpolateur 50ps : la D.L.L à 32 cellules
La cellule à retard : résultats de simulations post-layout Caractéristique du délai en fonction de la tension de contrôle Dispersion des délais de propagation front « montant –descendant » Δ r_f ~ 1,5 ps 52mm délai min ~ 130 ps 18mm Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

8 Interpolateur 50ps : la D.L.L à 32 cellules
Simulations post-layout : self de bonding = 10nH capacités de découplage = 100pF 86mm 650mm Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

9 Non Linéarité Différentielle de la D.L.L à 32 cellules :
Interpolateur 50ps : la D.L.L à 32 cellules Non Linéarité Différentielle de la D.L.L à 32 cellules : Délaicellule en ps Δdélai ≈ 5,8ps 205 DNL diff ≈ 2,9 % 201 197 193 189 185 numéro de canal Consommation de la DLL à 32 cellules : ~ 6 mA Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

10 Association d’une D.L.L. principale à 32 cellules
Interpolateur 50ps : les 2 DLLs interverrouillées Association d’une D.L.L. principale à 32 cellules et d’une D.L.L secondaire à 4 cellules Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

11 Δdélai ≈ 13ps DNL diff ≈ 6,5 % Délaicellule en ps numéro de canal
Interpolateur 50ps : les 2 DLLs interverrouillées Non Linéarité Différentielle de la D.L.L principale à 32 cellules : Délaicellule en ps 202,5 Δdélai ≈ 13ps 200 DNL diff ≈ 6,5 % 197,5 195 192,5 190 187,5 numéro de canal Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

12 DNL diff ≈ 3 % 251ps 249,4ps 245,4ps ΔTHit1-Hit2 ΔTHit2-Hit3
Interpolateur 50ps : les 2 DLLs interverrouillées Non Linéarité Différentielle de la D.L.L secondaire à 4 cellules : DNL diff ≈ 3 % 251ps 249,4ps 245,4ps ΔTHit1-Hit2 ΔTHit2-Hit3 ΔTHit3-Hit4 Consommation des 2 DLLs : ~ 6,7 mA Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

13 Multiplexeur de données Registres de mémorisation
« Interpolateur 50ps » 1 voie Layout : 710mm 271mm Multiplexeur de données LAR_Multi_Hits Mise en forme du Hit Registres de mémorisation DLL32 &DLL4 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 13

14 Bloc « Interpolateur 50ps »2 voies
Layout « bloc 2 voies » , en cours… 1,65mm 2,1mm Nombre d’IOs 54 Pads Surface (mm2) 3,56 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 14

15 Principe validé mais DNL de la DLL 32 cellules est à améliorer…
Conclusions & perspectives Bilan des résultats de simulations : Interpolateur Haute Résolution : DLL32 DLL4 DNL  6,5 %  3 % Consommation  6,7 mA Surface  0,2 (mm2) Principe validé mais DNL de la DLL 32 cellules est à améliorer… Consommation conforme aux spécifications Encombrement faible donc « chip multivoies » possible soumission du bloc 2 voies fin 2009 simulations pour caractériser complètement l’interpolateur restent à faire Comme il a été présenté dans ce rapport, les expériences de physique nucléaire nécessitent l’utilisation de systèmes constitués de détecteurs et d’un ensemble électronique dont les performances sont déterminantes pour la précision et la qualité des mesures. Le challenge présenté ici consistait à réaliser un interpolateur nouvelle génération dont la grande précision (50 ps) imposait une remise en cause des performances obtenues dans le projet référence SNATS. L’étude de la cellule à retard élémentaire a rapidement montrée que des améliorations étaient possibles, que ce soit en termes de performances, mais aussi en termes de surface. En effet, les résultats montrent une nette amélioration du temps de propagation minimum qui s’éloigne de la limite basse de fonctionnement, (128 ps pour 156 ps), ainsi que dans la symétrie entre fronts montant et descendant, dont l’écart passe de 34 ps à 1,5 ps. De plus, la taille finale de la cellule a été réduite de 50%. La ligne à retard a elle aussi bénéficié des améliorations apportées à la cellule. Le paramètre essentiel, la DNL, est passé de 2,5 ps à 0,8 ps. Ce gain en performance assure grandement la stabilité et le bon fonctionnement de la DLL. De plus, sa consommation a fortement diminué, ainsi que l’ondulation sur l’alimentation qui passe de 73,6 mV à 22,4 mV. Et pour finir, sa taille a elle aussi diminué de près de 50%. La DLL32, issue des blocs précédents, montre quant-à elle des performances très intéressantes. Sa DNL est en effet excellente, (5,8 ps), pour une consommation réduite passant de 8 mA à 5,7 mA. L’encombrement de la cellule suit bien sur la même tendance que ses constituants, soit une réduction de plus de 60%. Le bloc suivant, la DLL4, affiche la même qualité de performances que la DLL32 car étant constitué des mêmes cellules élémentaires, et de plus en nombre bien plus réduit. L’assemblage des deux DLLs est fonctionnel, mais montre une influence de la DLL4 sur la DLL32, celui-ci se traduisant par une dégradation de ses performances. Néanmoins, celles-ci restent suffisamment bonnes pour nous permettre de continuer l’étude. L’assemblage de l’interpolateur, symbolisé par le bloc « Heart », est la phase terminale du projet. Pour la mener à son terme, elle a nécessité une étape de topologie importante. Notamment en ce qui concerne les blocs réutilisables « tels quels » de SNATS, qui ont quand même nécessité une étape de remise en forme, pour pouvoir être intégrer de façon rationnelle aux autres blocs de la structure. Compte tenu de l’importance et de la complexité du projet, ainsi que de la volonté d’aller au terme de l’assemblage, les simulations finales n’ont pas pu être réalisées dans le temps imparti à ce stage. Néanmoins, la préparation du circuit final a elle aussi été abordé, pour permettre sa réalisation sur silicium tout en respectant les contraintes imposées par la technologie AMS. Au final, les résultats prometteurs de l’étude de cet interpolateur laisse entrevoir une issue positive à la réalisation de cette fonction dans un circuit intégré. Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

16 Conclusions & perspectives
Améliorations : diminuer la sensibilité à la DNL de la DLL32 dispositif de glissement pour améliorer la DNL de la DLL32 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

17 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
FIN Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

18 « Interpolateur 50ps » 1 voie
Schéma structurel Mise en forme du Hit Ligne à retard Multi_Hits DLL32 & DLL4 Registres de mémorisation Multiplexeur de données Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 18

19 D.L.L. à 32 cellules + cellule d’optimisation de l’erreur de phase
Interpolateur 50ps : la DLL à 32 cellules D.L.L. à 32 cellules + cellule d’optimisation de l’erreur de phase Optimisation de la DNL de la D.L.L Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

20 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
Le marquage du temps Principe de base En charge d’assurer : une mesure fine du temps garantissant la résolution souhaitée une mesure grossière du temps fixant la dynamique Réalisation : En général par l’association d’un interpolateur d’un compteur Principe de base d’un marqueur de temps Le principe de base du marqueur de temps est l’association : d’une mesure fine du temps garantissant la résolution souhaitée d’une mesure grossière du temps fixant la dynamique La mesure fine est réalisée à l’aide d’un interpolateur et la mesure grossière par un compteur de N bits. L’interpolateur et le compteur sont synchronisés par une même horloge de référence Clk_ref. Le signal de déclenchement (Hit) représente l’instant à marquer en temps. Celui-ci vient mémoriser simultanément l’état de l’interpolateur et l’état du compteur. L’interpolateur, qui est le cœur de cette étude, est à base d’une boucle à verrouillage de retard (DLL, Delay Locked Loop) Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 20

21 Résultats de simulations de la DLL :
Architecture 50ps : la DLL Résultats de simulations de la DLL : Configurations Post Layout Blocs Noms Unités 1 2 3 4 Selfs de bonding Sb ( nH ) 10 Capacité de bonding Cb ( pF ) 50 100 Capacité de Pompe de Charge Cpc 25 out_cell<31> Rising_delay ( ps ) 197,6 198,3 197,5 197,2 Falling_delay 206,0 206,6 207,4 207,6 Δ r_f 8,40 8,30 9,90 10,40 to_reg1<31> 197,8 198,0 195,7 196,8 194,8 195,4 196,2 -3,00 -2,60 0,50 -0,60 D.L.L r_delay Line 6060,0 6058,0 6061,0 r_delay moyen 189,4 189,3 I_moyen (200ns) (mA) 5,714 5,713 5,729 5,728 Delta V (vdd_B - vss_B) (mV) 43,1 21,2 53,3 20,3 D.N.L. (single) 11,2 11,0 11,4 D.N.L. (différentiel) 9,5 8,0 9,2 5,8 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

22 Résultats de simulations :
Architecture 50ps : les 2 DLLs interverrouillées Résultats de simulations : Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

23 Résultats de simulations : suite..
Architecture 50ps : les 2 DLLs interverrouillées Résultats de simulations : suite.. Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

24 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
La problématique du projet Le cahier des charges de l’interpolateur Le principe de l’interpolateur Les résultats de simulations Améliorations de l’architecture Conclusion & perspectives Plan Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

25 D.L.L. à 32 cellules + cellule d’optimisation de l’erreur de phase
Architecture 50ps : particularités de la DLL D.L.L. à 32 cellules + cellule d’optimisation de l’erreur de phase Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

26 Développer un marqueur de temps à hautes performances :
Objectifs : Marquage des paramètres physiques Précision temporelle de 100ps Performances visées : Dynamique > durée d’un « RUN »  12 h Résolution < 100ps FWHM  43ps RMS Transfert de données par bloc d’évts Plus de temps mort commun Implémentation d’1 trigger off-line La problématique  mesure du temps de vol des particules Résolution temporelle suffisante pour la majorité des expériences de physique nucléaire Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

27 Architecture du marqueur de temps :
Association : Compteur & Interpolateur Mesure « fine » de temps Haute résolution Interpolateur Mesure « grossière » de temps Grande dynamique Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

28 Le cahier des charges de l’interpolateur de temps
Bloc soumis en janvier 2007 ASIC fondu en technologie AMS CMOS 0.35mm Nb de voies d’interpolation = 1 Fréquence de fonctionnement = 160MHz LSB  100ps Résolution  40ps RMS Temps mort < 50ns Le cahier des charges de l’interpolateur de temps Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

29 L’interpolateur : à technique numérique
Horloge de 160MHz de Fréquence Période d’horloge de 6.25ns ÷16 Interpolateur de temps ordre 1 Délai élémentaire par cellule de DLL  390 ps DLL à 16 cellules à retard ordre 2 ÷4 Résolution temporelle de 97.5 ps Ligne à retard // à 4 cellules à retard Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

30 à base d’une D.L.L. et d’une ligne à retard // à 4 cellules à retard :
Avantage : faible temps mort Inconvénient : Autocalibration complexe Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

31 La ligne à retard // à 4 cellules à retard :
Avantages: Pas besoin de délais RC passifs Délais indépendants après l’autocalibration par mesure statistique: τ2-τ1  τ3-τ2  τ4-τ3  100ps Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

32 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
Plan SNATS : Super NEMO Absolute Time Stamper Marqueur de temps 50ps ( de LSB) Perspectives Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

33 Collaboration LAL-LPC Caen (V.Tocut, L.Leterrier, P.Vallerand)
SNATS : Super Nemo Absolute Time Stamper Collaboration LAL-LPC Caen (V.Tocut, L.Leterrier, P.Vallerand) Besoins : Mesure du temps avec une résolution ≤ 100ps RMS Marquage du temps sur quelques dizaines d’heures Exigences pour SNATS: résolution ≤ 70ps RMS pas de quantification théorique ≤ 245ps Contraintes pour SNATS: Techno AMS CMOS 0.35µm Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

34 Electronique Front-End du Calorimètre de SuperNemo
SNATS dans le front end de Super Nemo Electronique Front-End du Calorimètre de SuperNemo SNIFE (SuperNemo Integrated Front-end) FPGA Cyclone 3 PAC Slow Shaper Track & Hold ADC 12bits / 40MHz 16 PMs Fast Shaper CFD 16 SNATS 16 Data 9 Readout 6 Control 160MHz Clock Multiplier SI5325 CLK 40MHz 20000 voies PM  1250 SNATS Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

35 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Principe Une mesure fine du temps (haute résolution)  DLL Une mesure grossière du temps (dynamique)  Compteur N bits voltage controlled delay line : M cells P hase D etector Master C lock H it Fine Time Memory M shifted phase clocks @ F in Delay Locked Loop SNATS Coarse Time ounter : N bits Fine Time Decoder measurement N+ Q Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

36 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Architecture Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

37 Technologie AMS CMOS 0.35µm (C35B4) Fréquence d’horloge : 160MHz
SNATS : Spécifications pour répondre au cahier des charges Technologie AMS CMOS 0.35µm (C35B4) Fréquence d’horloge : 160MHz retard d’une cellule ≈ 195ps DLL à 32 cellules DNL <10% Dynamique de codage : 53 bits  compteur d’horloge sur 48 bits (≈ 20 jours)  encodage de l’état de la DLL sur 5 bits  sortie parallèle 16 bits (4 mots 16 bits) Modularité : 16 voies/chip Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

38 SNATS : Détails sur certains blocs
- La DLL (Cellule retard) - Raccordement entre DLL et compteur - Compteur 48 bits Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

39 SNATS : cellule à retard
Inverseur non dégénéré : gain ≈ 30ps Un seul buffer : gain ≈ 30ps Résultat obtenu : délai nominal ≈ 195ps avec une marge ≈ 30ps Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

40 Pente d’une cellule à retard  0.15ps/mV
SNATS : Simulation post layout de la DLL (en typique) Pente d’une cellule à retard  0.15ps/mV Délai minimum  150ps à 27°C  166ps à 60°C DNL de la DLL <2% à 27°C Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

41 Pb : DLL et compteur sont synchrones mais pas en phase!
SNATS : Raccordement entre DLL et compteur Pb : DLL et compteur sont synchrones mais pas en phase! 1 2 3 CLK N N+1 N-1 Counter DLL Hit Code DLL mémorisé : 0 Code compteur mémorisé : N au lieu de N+1 Erreur d’une période d’horloge Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

42 Généralement, une structure à 2 compteurs est utilisée:
SNATS : Raccordement entre DLL et compteur Généralement, une structure à 2 compteurs est utilisée: Inconvénients: -  Surface occupée (2 compteurs + multiplexeur) -  Puissance consommée Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

43 Boucle à verrouillage de retard
La DLL32 Delay_line_200ps_al Post Layout (Convergence sur 300 ns) DLL_32_cells_al1 Post Layout (Sb = 10 nH, Cb = 100 pF, Ccp = 25 pF) Dans un premier temps, je vais remplacer les transistors PMos montés en capacités pour pouvoir gérer de façon plus facile la valeur de cette capacité « C0 ». Ensuite, je vais modifier la taille du transistor MN0 et je regarderai l’impact obtenu sur la mesure de la D.N.L. Le but étant de réduire le déphasage constaté entre la première et la dernière mesure. (La taille initiale du transistor (W/L) étant de 0,9 x 0,7 µm). DNL ≈ 2,9 % Courbe référencée au vss Courbe référencée au gnd_int Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009 43

44 Raccordement entre DLL et compteur : Solution pour SNATS
Idée : conditionnement de l’instant de mémorisation du compteur en fonction de l’état mémorisé de la DLL Clock Hit MSB bits Time measurement C ounter DLL Synchroniser LSB Latch in out L Register h it _ counter hit_dll status_dll Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

45 Evénement avec correction:
Raccordement entre DLL et compteur : Solution pour SNATS Evénement avec correction: CLK N N+1 N-1 Counter Plage de valeur de DLL où nous avons une erreur de code DLL 1 2 3 1 2 3 1 2 3 Status_dll Hit Hit _dll Hit_counter Code DLL mémorisé : 0 Code compteur mémorisé en fonction du code DLL : N+1 Code correct Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

46 Fréquence de fonctionnement : 160MHz Dynamique : 48 bits (20 jours)
SNATS : compteur 48 bits en code GRAY Contraintes : Fréquence de fonctionnement : 160MHz Dynamique : 48 bits (20 jours) Faible consommation Pas d’état transitoire Code Gray Idée de départ: optimisation entre complexité/performance.  Division du compteur en 3 blocs de 16 bits constitués chacun de 4 tronçons de 4 bits Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

47 Simulé en post layout jusqu’à 200MHz et 28ième bit
SNATS : compteur 48 bits en code GRAY Simulé en post layout jusqu’à 200MHz et 28ième bit Temps d’établissement des sorties < 1.5ns Taille :780µm X 100µm Layout réalisé sous Soc Encounter avec l’aide précieuse de l’IPHC de Strasbourg (Abdelkader Himmi) Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

48 SNATS : Fonctionnement pour une voie touchée
1 1 2 3 4 1 2 3 4 10 01 Hit<0> Hit<i> Hit<15> 16 Data<0:15> Data_Select<0:1> Word_Select<0:1> 11 00 Clear Adress<0:3> Hit<0:15> 2 4 3 5 1 1 6 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

49 SNATS : Caractéristiques électriques
Consommation: Alimentation en 3.3V 10mA/DLL + 35mA pour le reste Pour 8 DLLs: 115 mA  P= 380 mW Signal d’horloge : Entrée en LVDS ou asymétrique (3.3V) Fréquence nominale : 160MHz Faible jitter : qq ps RMS Signal de Hit : Niveau d’entrée au choix entre 1V et 3.3V Déclenchement sur front montant Entrées / Sorties de Readout et control: Standard LVCMOS 3.3V Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

50 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Mesures Non Linéarité Différentielle : ± 0.2LSB Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

51 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Mesures Non Linéarité Intégrale : ± 1.3LSB Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

52 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Mesures Résolution : σ = 71 ps 1 1.5 0.5 -0.5 -1.5 -1 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

53 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Mesures Non Linéarité Différentielle : ± 0.024LSB Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

54 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Mesures Non Linéarité Intégrale : ± 1.98LSB Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

55 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Mesures Résolution différentielle: σ = 109 ps Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

56 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
SNATS : Bilan Spécifications respectées Taille :4467µm X 2853µm Boitier : CQFP100 Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009

57 Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009
Architecture 50ps Interpolateur à base d’une DLL et d’une ligne à retard “multihits” controlée par une seconde DLL Avantage : pas de calibration Inconvénient : La DNL de de DLL32 doit être très bonne Main Performances : LSB=50ps , RMS  22ps Philippe VALLERAND Ecole Microélectronique, La Londe les Maures, 11 au 16 octobre 2009