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Royaume de Maroc Université Hassan Premier Settat Faculté des Sciences et Techniques de Settat Description synthétiseur en langage VHDL d'un circuit intégré.

Publié parjarmouni ezzitouni Modifié depuis plus de 5 années

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Présentation au sujet: "Royaume de Maroc Université Hassan Premier Settat Faculté des Sciences et Techniques de Settat Description synthétiseur en langage VHDL d'un circuit intégré."— Transcription de la présentation:

1 Royaume de Maroc Université Hassan Premier Settat Faculté des Sciences et Techniques de Settat Description synthétiseur en langage VHDL d'un circuit intégré qui calcule le Log2 Master :Automatique Traitement de Signal Informatique Industriel Module : implementation avancé sur FPGA et DSP A.U:2017/2018

2 Plan  Introduction  Algorithme de Log2  Principe de décalage a gauche  Résultat de Décalage a gauche  Simulation de code générale  Conclusion

3 Algorithme de Log2

4

5 Calcule de la partie entière

6 Décalage a gauche

7 Résultat de Décalage a gauche

8 Résultat de simulation

9 Merci pour votre attention

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