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Status Daq µTCA et carte Asm
AMC 40 => opérationnelle (raw data) Thor => encore des tests (trigger à valider) Asm => Problème de numérisation (distribution d’horloge, pente,Srout…) Software => Daq et Dcs ok, Affiner la calibration des cartes ASM
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Distribution d’horloge carte ASM
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ADC Carte Asm
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DRS4 When operated at 33 MHz clock speed (tCLK = 30 ns), the analog signal has 30 ns to settle at the output. Care must be taken to sample it with an external ADC at the end of this 30 ns period, but just before the beginning of the next cycle. So with tSAMP = tO + tCLK = 40 ns the sampling should occur about 38 ns after the rising edge of SRCLK. Sampling the signal after 35 ns already degrades the DRS4 linearity.
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Banc de test Demoboard FPGA PC ASM FMC 1Gbe DCS+DAQ
État d’avancement : Fusion des commandes et des données sur un seul lien Ethernet. Partie DCS fonctionnelle (utilisation du même software). Acquisition des données fonctionnelle (Fréquence des triggers limitée à 125Hz pour l’instant). Configuration automatique du banc de test à la mise sous tension. TO DO : Tests avec les 3 DRS en même temps (les triggers sont envoyés sur un seul DRS à la fois pour le moment). Augmentation de la fréquence d’acquisition.
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