Symbole et polarisation

Symbole et polarisation
MODELE SPICE DES TRANSISTORS MOS Structure géométrique d’un NMOS n+ p+ p-substrat source grille bulk drain oxyde oxyde de grille L W silicium cristallin canal métal Symbole et polarisation D B S G VG VD VB VS

MODELE SPICE DES TRANSISTORS MOS
Tension de seuil Le bulk des NMOS est toujours relié au potentiel le plus bas : VB=0 On suppose également que source, drain et bulk sont reliés : VSB= VDB= 0 On applique un potentiel positif VGB sur la grille Grille/isolant/semi-conducteur = Capacité Capacité habituelle isolant - Zone de charge d ’espace Capacité MOS (NMOS)

Tension de seuil Dépendance exponentielle de la concentration en porteurs libres Accumu- lation Appauvri- ssement Faible inversion vs se bloque à 2FP, une nappe d’électrons mobiles se crée à l’interface Si/SiO2 Forte T v q k × = K mV 300 26

Tension de seuil - oxyde - oxyde Apparition de - oxyde

Tension de seuil La présence du canal d’électrons libres met en communication les deux réservoirs d’électrons que sont les zones de source et de drain. Ainsi, en appliquant une différence de potentiel VDS > 0, un courant d’électrons s’établit de la source vers le drain (IDS > 0). Si on applique une différence de potentiel VSB non nulle, alors vs augmente, l’extension de la zone de charge d’espace (ZCE) augmente aussi. La quantité de charge |Qd| stockée dans cette ZCE augmente alors, réduisant d’autant la quantité d’électrons libres dans le canal vu que QG reste constante (QG est déterminée par VGB que l’on suppose fixe). Ainsi, si l’on suppose VSB=VDB>0, il faut appliquer la tension pour que le canal apparaisse. La tension de seuil dépend du potentiel VSB!

Tension de seuil Très souvent, on se réfère à la source plutôt qu’au bulk. Dans ce cas la tension de seuil s’exprime par : V = V + V = 2 F + V + g 2 F + V GB GS SB P SB P SB { { V V TB TH Soit [ ] T SB P TH V × + = F - 2 g avec Tension de seuil du transistor pour VSB=0

Régime statique VGS > VTH et VDS > 0  Le canal d’électrons étant présent, un courant d’électrons va prendre place de la source vers le drain. En intégrant les équations de continuité de la charge (équations de transport) depuis la source vers le drain, on montre qu’en première approximation, le courant IDS est donné par l’expression suivante (VDS pas trop élevée ) : Paramètre de transconductance :

Tension de saturation Lorsque VDS augmente, IDS augmente jusqu’à une valeur maximale, puis se stabilise sensiblement à IDSsat (l’expression établie conduirait à une diminution du courant pour VDS > VDSsat ce qui n’est pas physique). : tension de saturation NB.: VDSsat dépend de VGS et de VSB Pour VDS > VDSsat, le transistor entre en saturation et son courant devient sensiblement constant, égal à :

Tension de saturation Explication physique de l’entrée en saturation du TMOS : Lorsque VDS augmente (par augmentation de VDB), VGD diminue et |QS| côté drain diminue alors que |QS| côté source reste constante. A partir d’un certain VDS=VDSsat, QS côté drain devient nulle. Il y a alors pincement du canal.

Modulation de la longueur du canal : Lorsque VDS devient supérieur à VDSsat, le point de pincement « recule » pour que la différence de potentiel VDS-VDSsat > 0 puisse « s’installer ». Un fort champ électrique s’installe alors entre L’ et L dans une ZCE déplétée en porteurs. Zone déplétée Ce champ électrique capte les quelques électrons en bout du canal (L’) et les fait traverser la ZCE pour les récupérer par le drain.

Modulation de la longueur du canal : Pour VDS = VDSsat : Pour VDS > VDSsat, le calcul nous conduit à la même relation avec L’ à la place de L : Expérimentalement, on constate que l : Paramètre de modulation de la longueur du canal L’expression générale du courant IDS en régime saturé devient :

Modulation de la longueur du canal : VGS1 VGS2 VGS3 IDS VDS l = 0 l ¹ 0 l détermine la conductance du canal en régime saturé En première approximation, on peut montrer que l est inversement proportionnel à L. Plus L est grand et plus l se rapproche de 0 (grande résistance de sortie). Remarque : VE n’est pas un paramètre SPICE, il est néanmoins très utile de le déterminer pour le dimensionnement manuel des circuits. Il suffit pour cela de simuler un jeu de caractéristiques IDS = f(VDS) pour différents L, en utilisant un modèle CAO plus précis que le modèle SPICE LEVEL1!

Modèle Spice Level1 en régime statique : Expressions Sext Dext S D B RS RD IDS Transistor OFF : VGS < VTH Transistor ON en régime linéaire : VGS > VTH et VDS < VGS - VTH Transistor ON en régime saturé : VGS > VTH et VDS > VGS - VTH

Principaux paramètres Spice : Paramètre SPICE Expression Commentaire VTO V T Tension de seuil pour V SB = 0 KP m C ox Paramètre de transconductance GAMMA g Effet de substrat PHI 2 f P Potentiel d’inversion en surface LAMBDA l Modulation de la longueur de canal Effet de substrat : Remarques 1) RS et RD représentent respectivement les résistances d’accès à la source et au drain 2) Les diodes «SB» et «DB» sont toujours polarisées en inverses.

Principaux paramètres Spice : 2) Les diodes «SB» et «DB» sont toujours polarisées en inverses. Le modèle SPICE LEVEL1 utilise l’équation classique du courant dans une diode (paramètre SPICE IS : courant de saturation des jonctions) 3) Tous les paramètres SPICE évoqués jusqu’à maintenant sont des paramètres électriques. Ils sont liés à des paramètres physiques. Les paramètres physiques du LEVEL1 sont : Paramètre SPICE Expression Commentaire NSUB N A Dopage du substrat NSS SS Densité d’états d’interface TOX t ox Epaisseur d’oxyde de grille UO m Mobilité des porteurs dans le canal JS J S Densité de courant de saturation des jonctions « BS » et « BD AS/D D / Surface des jonctions « » et

Principaux paramètres Spice : PHI et NSUB sont reliés par l’expression : Lorsque l’on précise à la fois les paramètres électriques et les paramètres physiques, SPICE utilise les paramètres électriques. 4) Toutes les expressions ont été établies en supposant les bandes plates lorsque VGB = 0. Ce n’est pas le cas à cause des charges piégées dans l’oxyde, notamment près de l’interface Si/SiO2, et des états d’interface (NSS). Ceci conduit à modifier l’expression de VT0 par VFB : Tension de bande plate est la différence de potentiel à appliquer entre la grille et le bulk pour se ramener à une situation de bandes plates. Le cheminement théorique que nous avons suivi est alors valide.

Modèle Spice Level1 en régime dynamique Larges signaux : Capacités de recouvrement (extrinsèques) G n+ Substrat P CGSO CGDO CGBO SiO2 S D Les capacités de recouvrement sont définies par unité de longueur n+ W L CGS = CGSO x W CGD = CGDO x W CGB = CGBO x L

On suppose VB constant Capacités dues aux variations de charges sur la grille : Capacités différentielles (intrinsèques) G IDS S D B CGS CGD CSB CDB CGB Lorsque VS ou VD varie, la quantité de charges stockée dans la ZCE, Qd, varie, d’où les capacités CSB et CDB. Néanmoins, ces capacités sont ignorées dans les modèles SPICE LEVEL1 et 2!

Modèles Spice level1 et 2 des capacités : Capacités parasites de recouvrement et les capacités différentielles. Mode d’accumulation : VGS < VTH - 2FP Mode de déplétion et inversion faible : VTH - 2FP < VGS < VTH Mode d’inversion forte et régime saturé : VTH < VGS < VTH + VDS

Mode d’inversion forte et régime linéaire : VGS > VTH + VDS Capacités de jonction Les jonctions sont polarisées en inverse, VBS < 0 et VBD < 0, ainsi avec une expression identique pour CBD en changeant S en D

De nouveaux paramètres SPICE sont introduits. Cj et Cjsw représentent respectivement la capacité surfacique et la capacité linéique de transition de la jonction, AS et PS, l’aire et le périmètre de la jonction, Fj, le potentiel de jonction, et mj et mjsw des coefficients d’ajustement pour prendre en compte le fait que la jonction n’est pas abrupte. IDS CGS CGB CGD CBS CBD G S D Sext Dext RS RD Les jonctions SB et DB sont modélisées par un courant de fuite égal au courant de saturation des diodes en inverse B

Modèle Spice Level1 en régime dynamique Petits signaux : G CGS CGB CGD CBS CBD S D Sext Dext B RS RD gm.vgs gmb.vbs gds gbs gbd IDS

Caractéristique petits signaux On linéarise le modèle larges signaux autour du point de polarisation IDS0 = f(VGS0, VDS0, VSB0) en prenant le développement limité à l’ordre 1 de l’expression de IDS. Transconductance de grille si VGS < VTH si VDS > VDSsat si VDS < VDSsat

Transconductance de grille en régime saturé : Conductance de canal si VGS < VTH si VDS > VDSsat Conductance de canal en régime saturé :

Transconductance de bulk si VGS < VTH si VGS > VTH Remarque Les conductances différentielles des jonctions «BS» et «BD» sont données par VBS < 0 VBD < 0 L’ensemble de ces paramètres, associé aux expressions analytiques des courants constituent le modèle CAO du transistor. Ces paramètres sont généralement dénommés paramètres SPICE par référence au premier simulateur électrique dédié à la simulation de circuits électriques intégrés, SPICE (Simulation Program with Integrated Circuit Emphasis).

Modèle Spice level1 : C’est le modèle le plus simple. Il n’est plus utilisé que pour le dimensionnement manuel des circuits. Les expressions correspondent à celles que nous avons données précédemment. Généralement, on néglige l’effet de bulk, i.e. VSB = 0. Ainsi : D G S IDS CGD CDS = CBD CGS+CGB modèle symbole Modèle larges signaux :

Modèle Spice level1 : Transistor OFF : Transistor ON en régime saturé : Capacités en régime saturé : C L GB GBO = × W GD GDO

Modèle Spice level1 : Capacités en régime saturé : C A V P BD j D DB m jsw sw = × + æ è ç ö ø ÷ 1 f W L GS ox GSO @ 2 3 Il est parfois nécessaire de connaître l’expression du courant IDS en régime linéaire : (Effet de bulk : )

Modèle Spice level1 : Remarque : La tension de saturation VDSsat est donnée par et l’on a Modèle petits signaux : On se place autour d’un point de polarisation défini par IDS0(VGS0,VDS0) et l’on regarde les variations ids du courant global iDS = IDS0 + ids pour des variations vgs et vds des tensions globales vGS = VGS0 + vgs et vDS = VDS0 + vds. On obtient le schéma équivalent petits signaux valable pour le NMOS comme pour le PMOS!

Modèle Spice level1 : G S D Les capacités sont celles données précédemment, pour le point de polarisation considéré. En régime saturé :

PARAMETES SPICE Paramètres SPICE de la technologie utilisée
KP mA/V2 40 mA/V2 l (VEnLn)-1 avec VEn=50 V/mm (VEpLp)-1 avec VEp=40 V/mm VTH V V Cj fF/mm fF/mm2 Cjsw fF/mm fF/mm mj usi usi mj usi usi Fj V V CGB0 = 0.13 fF/mm CGS0 = 0.34 fF/mm CGD0 = 0.34 fF/mm Cox = fF/mm2 Paramètres NMOS PMOS Lmin = 0.6 mm et Wmin = 0.8 mm - Toute dimension doit être un multiple de 0.1 mm

Modèle Spice level2 : L’hypothèse fondamentale du modèle LEVEL1 consiste à supposer qu’en forte inversion, la charge surfacique Qd stockée dans la ZCE (dans le bulk) ne varie pas lorsque le potentiel appliqué sur le drain devient différent (supérieur) de celui appliqué sur la source. La charge Qd, ne dépend que de VSB (et 2FP!) : Cette hypothèse simplifie énormément les relations mais reste très grossière car il est évident que la ZCE s’étend plus du côté du drain que du côté de la source si VD > VS. Ceci est évidemment plus proche de la réalité mais conduit à l’expression suivante pour le courant IDS après intégration des équations de transport :

Modèle Spice level2 : La condition de saturation (pincement du canal) s’écrit : On conçoit aisément que de telles expressions ne puissent être utilisées pour le dimensionnement manuel. Elles modélisent très bien le comportement du MOS pour des dimensions W et L supérieures à 5mm. Lorsque les dimensions deviennent inférieures à 5mm, certains phénomènes 2D voir 3D influent sur les caractéristiques du transistor. Malheureusement, il est difficile d’établir des expressions analytiques assez compactes tenant compte de ces phénomènes en partant de la physique du semi-conducteur (toutes les expressions jusqu’à maintenant ont été établies en utilisant les équations 1D de la physique du semi-conducteur).

Modèle Spice level2 : Ainsi, le modèle LEVEL2 introduit un ensemble de paramètres semi-empiriques modifiant les expressions analytiques de base. Les principaux phénomènes pris en compte sont : La réduction de la mobilité, et par conséquent de KP, lorsque VGS augmente Les effets de vitesse limite des porteurs en régime saturé La réduction de la tension de seuil pour les TMOS à canal court L’augmentation de la tension de seuil pour les TMOS à canal étroit L’influence de la diffusion latérale et du bec d’oiseau La conduction sous faible inversion

Modèle Spice level2 : Remarque concernant la faible injection : En inversion faible (VGS < VTH), sans que VGS soit trop inférieur à VTH, le nombre d’électrons mobiles dans la ZCE n’est pas complètement négligeable. L’expérience montre qu’un courant existe pour VDS>0. En fait, en inversion faible, les TMOS se comporte comme un BJT (transistor bipolaire) dont le courant de saturation est contrôlable par la grille. La modélisation de la conduction sous faible inversion est malheureusement peu précise dans le LEVEL2. D’autre part, la caractéristique IDS=f(VGS) à VDS donné possède une cassure au passage de la faible inversion vers la forte inversion. Outre la modélisation peu réaliste de cette zone, des problèmes de convergence ont lieu (discontinuité dans la dérivée de la caractéristique!).

Modèles récents (BSIM, EKV, …) : Remarque : Le modèle LEVEL2 a été largement utilisé pour la simulation des circuits analogiques jusqu’à ces dernières années. Il l’est de moins en moins car on a tendance à polariser les TMOS autour de cette zone critique faible inversion/forte inversion. Ainsi, les technologues (ou fondeurs) fournissent maintenant des modèles plus élaborés, tels que le modèle SPICE BSIM, le modèle EKV,... La nappe électronique n’apparaît pas « instantanément » lorsque le potentiel de surface vs devient égal à 2FP (VGS=VTH). En réalité, entre l’inversion faible et l’inversion forte existe une zone d’inversion modérée où le courant IDS provient à la fois d’un courant de conduction par les électrons du canal naissant et d’un courant de diffusion à travers la ZCE.

Modèles récents (BSIM, EKV, …) : On peut montrer qu’à courant de polarisation IDS0 constant, la plus grande transconductance gm est obtenue lorsque le MOS est en inversion modérée (en toute rigueur lorsque le TMOS est en inversion faible ; malheureusement, dans ce cas les courants sont si faibles qu’il est souvent impossible de charger et décharger les capacités assez rapidement!). D’autre part, les gains des amplificateurs sont toujours proportionnels au gm du transistor d’entrée. Ainsi, c’est en polarisant le MOS en inversion modérée qu’on l ’utilise le plus efficacement possible. C’est la raison pour laquelle les modèles retraçant correctement le fonctionnement du MOS dans tous les modes (inversion faible, modérée ou forte - régime linéaire ou saturé) sont de plus en plus utilisés pour la conception de circuits à faible consommation (électronique embarquée).

Inversion modérée : Les modes d’inversion sont ainsi définis : FP < vs < 2FP : Mode d’inversion faible 2FP < vs < 2FP + qqs kT/q = Y0 : Mode d’inversion modérée vs > Y0 : Mode d’inversion forte inversion modérée inversion faible

Inversion modérée : Pour un VDS donné (suffisamment élevé), faisons varier la tension VGS et traçons le courant IDS donné par le modèle LEVEL2. Au départ, VGS < Von = VTH + n kT/q et le MOS est en mode d’inversion faible. IDS est alors donné par (le fait que VDS soit élevé ou non n’est pas pris en compte par le modèle!) : Lorsque VGS atteint Von, IDS atteint Ion et pour VGS > Von, le MOS passe en mode d’inversion forte avec un canal saturé (VDS élevé). IDS est alors donné par (LEVEL1) : avec

Inversion modérée : point de cassure discontinuité LEVEL2 LEVEL1 Cette discontinuité dans la caractéristique de gm=f(VGS) est source de problèmes de convergence lors des simulations.

Inversion modérée : Plus grave encore, la valeur de gm pour VGS proche de Von est surestimée ce qui conduit à des résultats de simulations très peu réalistes si le MOS est polarisé dans cette zone, à savoir la zone d’inversion modérée! LEVEL2 LEVEL1 Réalité inversion forte inversion modérée faible

Conclusion : Le modèle LEVEL1 est utilisé pour le dimensionnement manuel des circuits. Le LEVEL2 peut être utilisé en simulation lorsque les transistors sont placés en inversion forte, c ’est à dire pour : Lorsque VGS est proche de VTH, on est en inversion faible et les résultats donnés par le LEVEL1 ou le LEVEL2 sont à prendre avec une grande précaution. On utilise alors des modèles récents comme le BSIM ou l’EKV pour les simulations.  Modèles propriétaires (fondeurs) proches de ces modèles

SIMULATEUR SPICE-LIKE
Types d’analyse : Point de polarisation (.OP) Caractéristique de transfert (.DC) Réponse temporelle «ou transitoire» (.TRAN) Réponse fréquentielle (.AC) Bruit (.NOISE) Remarque : Suivant le simulateur utilisé (CdsSpice, Spectre, HSPICE, ELDO,...), il est possible de faire d’autres types d’analyse : - analyse de Fourier - calcul des pôles et zéros - analyse en température - analyse paramétrique (variation de la taille d’un transistor,...)

Analyse OP ou DC: R VIN VOUT VDD Application typique : - Point de polarisation (détermination du mode d’inversion et du régime de fonctionnement) - Caractéristique de transfert Modèle statique du MOS 5 VOUT VIN 2.5 Point de polarisation autour de VIN = 2.5V 2.8 Une simu DC = une suite de simus OP

Analyse transitoire (TRAN) : Applications typiques : - slew-rate d’un ampli-op - temps de réponse d’un comparateur - temps de réponse d’une porte logique - ... Modèle larges signaux (incluant les capacités) R vIN(t) vOUT(t) VDD t contrôle automatique du pas temps vIN(t) vout(t)

Remarques : 1) La simulation transitoire tient compte des capacités 1 capa C Û 1 résistance + 1 source de courant dont la valeur dépend de C et Dt (pas de temps) 1 simulation transitoire = 1 suite de simulations OP à chaque pas de temps, avec les capacités remplacées par des couples résistance/source de courant 2) Réduction de la durée de simulation par contrôle automatique du pas de temps 3) Réglage des paramètres de convergence (durée de simulation, précision) 4) Choix de la méthode d’intégration - Backward Euler - Méthode des trapèzes - Gear Two

Analyse fréquentielle (AC) : R vIN0 vOUT(t) VDD ~ vIN Après calcul du point de polarisation, la simulation AC linéarise le circuit autour de ce point en utilisant le modèle CAO petits signaux, puis calcule la réponse fréquentielle à chaque noeud du circuit. N.B.: La source vin petits signaux doit être de type ac! vout vin dB F -90o fHZ Diagramme de Bode Application typique: - diagramme de Bode (on choisit comme amplitude pour vin, |vin| = 1)

Simulation du bruit : Autour du point de polarisation, le circuit est linéarisé (utilisation du modèle petits signaux). Les sources de bruit internes aux composants sont ajoutées et le simulateur calcule la densité spectrale de bruit en chaque nœud (ou sur le nœud précisé selon le simulateur). En général, on précise aussi une source (l’entrée) et le simulateur fournit la densité spectrale de bruit ramenée à l’entrée : R vIN0 vOUT VDD 2 sources de bruit dans le TMOS fHZ vout 2 Densité spectrale de bruit en sortie

Moteur de calcul : Netlist + Choix de l’Analyse et des Paramètres de convergence Construction de la matrice nodale (lois de Kirchoff) Simu OP (Résolution d’un système d’équations non-linéaires) DC? Point suivant Calcul de Dt et Transformation des capa. TRAN? AC ou Bruit? Linéarisation + simu AC Fichiers résultats

Convergence : Les simulations peuvent parfois poser problème car rien n’assure la convergence de la méthode de résolution du système d’équations non linéaires (en général, méthode de Newton-Raphson, méthode itérative), sauf si : 1) Le point de départ de la méthode est suffisamment proche de la solution 2) Les modèles des composants sont continûment différenciables pour pouvoir construire la matrice Jacobienne (J) de la méthode de Newton-Raphson 3) La solution est unique (J non singulière!) Le point de départ de la solution (point 1) peut être fixé par l’utilisateur. Le point 2) est en général vérifié!

En revanche, le point 3) dépend : de la topologie du circuit des stimuli utilisés et du comportement des composants non-linéaires des modèles utilisés Illustration de cas pouvant conduire à J singulière : 1) «Mauvaise» topologie de circuit : Les simulateurs SPICE incluent en général un «contrôleur» de topologie recherchant en particulier les nœuds sans chemin DC vers la masse. Si le cas se présente, l’erreur ainsi que le nœud impliqué sont indiqués à l’utilisateur. réseau n° 1 réseau n° 2 nœuds flottants en DC masse

Illustration de cas pouvant conduire à J singulière : 2) Modèle utilisé inapproprié : Vout-solution M1 M2 modèle LEVEL2 (l ¹ 0) modèle LEVEL1 (l = 0) Vin = cste I Vout gamme de Vout solutions! Vin VDD M1 M2 I La solution n’est pas unique Þ J est singulière avec le modèle LEVEL1 (l = 0). Le simulateur ne détecte pas ce type de problème. Il se contente d’indiquer qu’il n’a pu converger Þ à l’utilisateur de choisir un modèle correct!

Illustration de cas pouvant conduire à J singulière : 3) Stimuli DC utilisés et comportement des éléments non-linéaires : nœud flottant si A = B = 0 A B C VDD GMIN NAND 1 Solution : SPICE résout ce problème en ajoutant une conductance GMIN ( = W-1 par défaut) aux bornes de tout composant non linéaire. N.B.: GMIN doit être assez faible pour ne pas dégrader la précision des résultats.

Autre problème pouvant conduire à une non convergence en DC : Il faut absolument éviter d’utiliser de très petites résistances «flottantes» car on peut montrer que les critères de convergence peuvent n’être jamais satisfaits en dessous d’une certaine valeur de résistance (pour qu’ils soient satisfaits, on serait conduit à des précisions inférieures à la résolution de la machine!). Ces résistances se rencontrent comme : résistances parasites des composants semi-conducteur résistances utilisées en «ampère-mètre» Remarques : 1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliser une source de tension DC nulle. SPICE calcule automatiquement le courant dans toute source de tension indépendante.

Remarques : 1) Au lieu d’utiliser des résistances comme «ampère-mètre», il faut utiliser une source de tension DC nulle. SPICE calcule automatiquement le courant dans toute source de tension indépendante. Elle tient donc lieu d’ampère-mètre sans perturber le circuit! 2) Dans SPECTRE, les résistances parasites inférieures à une certaine valeur (contrôlée par MINR) sont automatiquement retirées lors d’une analyse DC. Néanmoins, s’il est indispensable de tenir compte des résistances parasites, il faut diminuer le critère de convergence absolue («abstol» dans SPICE). 3) De très petites valeurs de résistance (1 mW) entraînent en général des matrices mal conditionnées, ce qui favorise aussi les problèmes de convergence.

Solutions aux problèmes de convergence : Bien que les dernières versions de simulateurs circuit implémentent de plus en plus d’astuces pour éviter les problèmes de convergence en DC, l’utilisateur se trouve encore parfois confronté à ce problème, notamment lorsque le circuit atteint une taille non négligeable (> 50 éléments par exemple). L’utilisateur peut alors réseau complexe 3V 1W nœud n° 2 sous-circuit A exemple : .NODESET V(2) = 3V SPICE cherche la solution DC du système incluant le sous-circuit A. Une fois la solution trouvée, il supprime A et résout de nouveau le système N.B.: Il n’est pas nécessaire d’indiquer le point de départ de tous les noeuds du circuit!

forcer la valeur d’un nœud (avec SPECTRE) : Même principe que le .NODESET, mais SPECTRE conserve la solution obtenue en incluant le sous-circuit A. Il ne résout pas de nouveau le circuit! utiliser la méthode de continuité (Continuation method) : Principe : On doit résoudre le système non-linéaire f(v) = f(v(l),l) = 0, où l est un paramètre du système (par exemple la valeur de GMIN). On fait alors varier pas-à-pas l, d’une valeur où la solution du système est facile à obtenir jusqu’à la valeur finale correspondant au circuit réel (l = GMIN = W-1, par exemple) et pour laquelle la solution aurait été impossible à obtenir directement. La solution obtenue au pas «n-1» (ln-1) est utilisée comme point de départ pour résoudre le système au pas «n». SPICE2 : source-stepping SPICE3/SPECTRE : gmin-stepping contrôlé par le paramètre «ITL6» précisant le nb de pas pour (allant de 0 à 1).

SPICE2 : source-stepping - SPICE3/SPECTRE : gmin-stepping contrôlé par le paramètre «ITL6» précisant le nb de pas pour l (allant de 0 à 1). v l v(1) v(0) f(v) = 0 0<l<1 1 2 3 4 5 6 7 l=1 l=0 ITL6 = 7 Source-stepping : Les sources de tension et de courant sont toutes mises à 0 (l=0) puis incrémentées jusqu’à leur valeur finale (l=1). Gmin-stepping : Une résistance nulle est placée en parallèle avec tous les éléments non-linéaires (transistors, diodes,...) puis sa valeur est incrémentée jusqu’à la valeur finale 1/GMIN = W (valeur par défaut).

Récapitulation des remèdes à appliquer lors d’un problème de convergence DC : 1) Résoudre les problèmes de topologie (un «warning» est généralement donné concernant les nœuds sans chemin DC jusqu’à la masse) 2) Vérifier que les paramètres de modèle soient dans des gammes de valeurs correctes. Spectre le contrôle automatiquement si l’option «+param» est validée! 3) Eliminer les résistances flottantes de faibles valeurs. 4) Utiliser NODESET pour fixer le point de départ de «Newton-Raphson» sur les nœuds soupçonnés délicats. En général, le dimensionnement manuel préliminaire permet de connaître les points de polarisation! 5) Forcer un nœud (avec Spectre) le cas échéant

6) Utiliser la méthode de continuité en précisant une valeur non nulle pour ITL6 (SPICE2) 7) Augmenter ITL1, nombre d’itérations maximum lors du calcul du point de polarisation, et ITL2, nombre d’itérations maximum lors d’une analyse DC (SPICE2) 8) Augmenter GMIN (10-12 W-1 par défaut). Attention de ne pas trop perturber le circuit d’origine! 9) Définir la région de fonctionnement des transistors sensibles (OFF ou ON) 10) En cas de difficultés de convergence au cours d’une analyse DC, diminuer le pas de l’analyse 11) Jouer sur les critères de convergence «abstol», «reltol». 12) Diviser le circuit en sous-circuits simulables. Déterminer pour chaque sous-circuit son point de polarisation. Puis utiliser ces points de polarisation précédants comme «NODESET» sur le circuit complet.

Précision des résultats Elle est affectée par trois points : la précision des modèles GMIN les critères de convergence Précision des modèles Plus le modèle est proche de la réalité, plus le résultat sera précis. Attention, si le modèle inclue des résistances de très faibles valeurs, des problèmes de convergence peuvent apparaître! GMIN, conductance minimale Aux bornes de tout élément non linéaire, les simulateurs circuits introduisent des conductances GMIN pour des raisons de convergence

GMIN La valeur par défaut usuelle, GMIN = W-1 n’introduit pas d’erreur appréciable, sauf par exemple dans le cas de circuits à capacités commutées où les capacités doivent souvent «tenir» la tension sur une «longue» période de temps. Dans ce cas, essayer de mettre GMIN à 0, en espérant que le .OP convergera!

Critères de convergence 1) Méthode numérique de résolution : Les simulateurs circuits usuels formulent les lois de Kirchhoff sous forme matricielle. On peut montrer que le jeu minimum d’inconnues peut se réduire aux potentiels des nœuds du circuit (exceptée la masse - c’est la référence!) associés aux courants dans les sources de tension. Ainsi, pour traduire le fonctionnement électrique du circuit, il suffit d’écrire la loi de Kirchhoff sur les courants : qui se traduit par un système de n équations non linéaires à n inconnues vi (par souci de simplification, on appelle aussi vi le courant dans une source de tension!) :

Le nombre n est égal au nombre de nœuds du circuit plus le nombre de source de tension. A une dimension (n=1), la méthode de résolution (Newton-Raphson) s’illustre ainsi : v f(v) f(v1) f(v2) v1 v2 v¥ v3 La solution n’aura convergé qu’après une infinité d’itérations! Il faut trouver des critères d’arrêt ou critères de convergence 2) Critères de convergence : Le simulateur considère qu’il a convergé si les deux critères suivant sont vérifiés simultanément : - Critère sur le résidu (Residue Convergence Criterion - RCC) - Critère sur l’itération (Update Convergence Criterion - UCC)

a) Critère sur le résidu (Residue Convergence Criterion - RCC) : Par défaut : N.B.: «abstol» est appelé «iabstol» dans Spectre. b) Critère sur l’itération (Update Convergence Criterion - UCC) : Par défaut : N.B.: «vntol» est appelé «vabstol» dans Spectre.

Remarques : 1) Le critère relatif (reltol) permet de s’affranchir de la valeur absolue du potentiel au noeud (ou des courants entrant). Ainsi, on peut simuler des circuits à potentiels (et/ou courants) élevés ou faibles, sans avoir à ajuster le critère de convergence. 2) Le critère de convergence absolu (vntol ou abstol) permet au simulateur de converger même pour des potentiels (ou courants) très faibles. S’il n’existait pas, le critère à vérifier «retol.Vimax» serait si faible (pour des Vimax très faibles) qu’il engendrerait un nombre d’itérations trop grand, ou une impossibilité de converger en raison de la résolution minimale de la machine. 3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible : VD > 0,7V i i-1 I Une très faible variation de VD engendre une très grande variation du courant I entrant au noeud i  Le UCC sera vérifié au noeud i mais pas le RCC.

SIMULATEUR SPICE-LIKE SIMULATEUR SPICE-LIKE
Remarques : 3) Le critère sur l’itération est important lorsque l’impédance au noeud i est faible : VD > 0,7V i i-1 I Une très faible variation de VD engendre une très grande variation du courant I entrant au noeud i  Le UCC sera vérifié au noeud i mais pas le RCC. 4) Le critère sur le résidu est important lorsque l’impédance au noeud i est forte : VD < 0 i i-1 I Pour une grande gamme de VD<0, le courant I entrant au noeud i ne change pratiquement pas  Le RCC sera vérifié au noeud i alors que le UCC peut ne pas l’être!

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